KR960042344A - 작은 하드웨어 규모로 많은 인터럽트 처리에 유연하게 대응하는 인터럽트 제어장치 - Google Patents

작은 하드웨어 규모로 많은 인터럽트 처리에 유연하게 대응하는 인터럽트 제어장치 Download PDF

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노부오 하가키
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Abstract

본 발명은 복수의 i/o와 프로세서 코어를 포함하는 내장용도의 마이크로 컴퓨터내에 구비되는 인터럽트 제어장치로서, 인터럽트 요구신호 마다의 인터럽트 레벨에 대응하는 복수의 인터럽트 처리 프로그램을 어드레스가 연속하는 영역에 기억하는 프로그램 기억수단과, 인터럽트 레벨마다에 인터럽트 처리 프로그램의 개시 어드레스를 유지한다. 바꿔쓰기 가능한 개시 어드레스 유지수단과, 복수의 i/o로부터 입력되는 복수의 인터럽트 신호마다에 인터럽트 레벨을 유지한다. 바꿔쓰기 가능한 레벨유지수단과, 상기 복수의 인터럽트신호의 하나 이상이 효과적으로 되었을 때 가장 높은 인터럽트 레벨을 가지는 인터럽트 신호만을 접수하고, 그 인터럽트 레벨을 가지는 인터럽트 요구신호를 출력하는 인터럽트 접수수단과, 인터럽트 요구신호가 출력되었을 때, 그 인터럽트 레벨에 대응하는 개시 어드레스를 개시 어드레스 유지수단으로부터 인출하여 프로그램 카운터에 설정함으로써 분기하는 제어를 실행하는 제어수단을 구비하는 구성이며, 하드웨어규모가 작고, 더구나 복수의 i/o가 어떻게 조합된 경우라도 유연하게 대응하는 내장용도의 마이크로 컴퓨터에 적합하다.

Description

작은 하드웨어 규모로 많은 인터럽트 처리에 유연하게 대응하는 인터럽트 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 인터럽트 제어장치를 구비한 프로세서의 구성을 나타내는 블록도, 제2A도는 동 실시예의 IRQVn레지스터의 설정예를 나타내는 설명도, 제2B도는 동 실시예의 상기 설정을 하기 위한 프로그램예.

Claims (10)

  1. 복수의 i/o와 프로세서 코어를 포함하는 내장용도의 마이크로 컴퓨터내에 구비되는 인터럽트 제어장치로서, 인터럽트 요구신호마다의 인터럽트 레벨에 대응하는 복수의 인터럽트 처리 프로그램을 어드레스가 연속하는 영역에 기억하는 프로그램 기억수단과, 인터럽트 레벨마다에 인터럽트 처리 프로그램의 개시 어드레스를 유지하는 바꿔쓰기 가능한 개시 어드레스 유지수단과, 복수의 i/o로부터 입력되는 복수의 인터럽트 신호마다에 인터럽트 레벨을 유지하는 바꿔쓰기 가능한 레벨유지수단과, 상기 복수의 인터럽트신호의 하나 이상이 효과적으로 되었을 때 가장 높은 인터럽트 레벨을 가지는 인터럽트 신호만을 접수하고, 그 인터럽트 레벨을 가지는 인터럽트 요구신호를 출력하는 인터럽트 접수수단과, 인터럽트 요구신호가 출력되었을 때 그 인터럽트 레벨에 대응하는 개시 어드레스를 개시 어드레스 유지수단으로부터 인출하여 프로그램 카운터에 설정함으로써, 분기하는 제어를 실행하는 제어수단을 포함하는 것을 특징으로 하는 인터럽트 제어장치.
  2. 제1항에 있어서, 상기 개시 어드레스 유지수단은, 인터럽트 레벨마다에 인터럽트 처리 프로그램의 개시어드레스의 하위측 어드레스를 유지하는 하위 어드레스 유지수단과, 상기 개시 어드레스의 상위측 어드레스가 되는 정수를 발생하는 정수발생수단을 포함하며, 상기 제어수단은 인터럽트 요구가 발생했을때, 그 인터럽트 레벨에 대응하는 유지수단의 하위측과, 정수발생수단의 상위측 어드레스로 이루어지는 개시 어드레스에 분기하는 제어를 행하는 것을 특징으로 하는 인터럽트 제어장치.
  3. 제1항에 있어서, 상기 개시 어드레스 유지수단은, 프로그램 기억수단의 복수의 인터럽트 처리프로그램의 기억영역의 선두 어드레스를 베이스 어드레스로서 유지하는 제1유지수단과, 각 인터럽트 처리 프로그램의 개시 어드레스와 베이스 어드레스와의 차이분으로 나타내어지는 상대개시 어드레스를 인터럽트 레벨에 대응시켜서 유지하는 제2유지수단을 포함하며, 상기 제어수단은 인터럽트 요구가 발생했을때, 그 인터럽트 레벨에 대응하는 상대개시 어드레스와 베이스 어드레스를 가산하여 얻어지는 개시 어드레스에 분기하는 제어를 행하는 것을 특징으로 하는 인터럽트 제어장치.
  4. 제1항에 있어서, 마스크 불가능한 특정의 인터럽트신호에 대한 인터럽트 처리 프로그램의 개시 어드레스를 발생하는 고정 어드레스 발생수단을 더욱 포함하며, 상기 제어수단은, 상기 특정의 인터럽트가 발생했을때, 고정 어드레스 발생수단에 발생되는 개시 어드레스에 분기하는 제어를 행하는 것을 특징으로 하는 인터럽트 제어장치.
  5. 제1항에 있어서, 상기 프로그램 기억수단에 기억되는 복수의 인터럽트 처리 프로그램은, 소정레벨 보다도 높은 레벨의 인터럽트 요구신호에 대해서는 인터럽트 요구신호와 인터럽트 처리 프로그램이 일대일로 대응하고, 소정 레벨 이하의 인터럽트 요구신호에 대해서는 인터럽트 요구신호와 인터럽트 처리 프로그램이 다대일로 대응하는 인터럽트 처리 프로그램을 기억하고, 상기 개시 어드레스 유지수단은, 소정 레벨보다 높은 인터럽트 레벨에 대하여 인터럽트 레벨과 개시 어드레스가 일대일로 대응하는 개시 어드레스를 유지하는 제1유지수단과, 소정 레벨 이하의 인터럽트 레벨에 대하여 인터럽트 레벨과 개시 어드레스가 다대일로 대응하는 개시 어드레스를 유지하는 제2유지수단을 포함하는 것을 특징으로 하는 인터럽트 제어장치.
  6. 제1항에 있어서, 상기 레벨유지수단은, 복수의 인터럽트 신호와 동수 설치되고, 각 인터럽트 제어 레지스터는 인터럽트 레벨 설정 필드를 가지는 복수의 인터럽트 제어 레지스터를 포함하는 것을 특징으로 하는 인터럽트 제어장치.
  7. 제6항에 있어서, 상기 마이크로 컴퓨터의 기동 직후에 상기 복수의 처리 프로그램의 각 개시 어드레스를 상기 개시 어드레스 유지수단에 설정하는 제1초기화수단과, 상기 마이크로 컴퓨터의 기동직후에 상기 복수의 인터럽트 처리 프로그램의 각 레벨을 상기 복수의 인터럽트 제어 레지스터에 설정하는 제2초기화수단을 더욱 포함하는 것을 특징으로 하는 인터럽트 제어장치.
  8. 제7항에 있어서, 상기 마이크로 컴퓨터의 기동중에 동적으로, 어떤 인터럽트 처리 프로그램에 대응하는 인터럽트 제어 레지스터내의 레벨 및 개시 어드레스 유지수단 내의 개시 어드레스의 적어도 하나를 설정변경수단을 더욱 포함하는 것을 특징으로 하는 인터럽트 제어장치.
  9. 제6항에 있어서, 상기 프로그램 기억수단은 제1프로그램, 제2프로그램을 기억하는 것을 포함하며, 상기 제1프로그램은 상기 마이크로 컴퓨터의 기동 직후에 실행되고, 상기 복수의 인터럽트 처리 프로그램의 각 개시어드레스르르 상기 개시 어드레스 유지수단에 설정하는 프로그램이며, 상기 제2프로그램은 상기 마이크로 컴퓨터의 기동직후에 실행되고, 상기 복수의 인터럽트 처리 프로그램의 각 레벨을 상기 복수의 인터럽트 제어 레지스터에 설정하는 프로그램이며, 상기 제1 및 제2프로그램은 프로세서 코어에 의하여 실행되는 것을 특징으로 하는 인터럽트 제어장치.
  10. 제9항에 있어서, 상기 프로그램 기억수단은, 제3프로그램을 기억하는 것을 더욱 포함하고, 상기 제3프로그램은, 상기 마이크로 컴퓨터의 기동중에 동적으로 실행되고 어떤 인터럽트 처리 프로그램에 대응하는 인터럽트 제어 레지스터 내의 레벨 및 개시어드레스 유지수단 내의 개시 어드레스의 적어도 한쪽을 변경하며, 상기 제3프로그램은 프로세서 코어에 의하여 실행되는 것을 특징으로 하는 인터럽트 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960014173A 1995-05-11 1996-05-02 작은 하드웨어 규모로 많은 인터럽트 처리에 유연하게대응하는인터럽트제어장치 KR100403995B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100289098B1 (ko) * 1997-12-24 2001-05-02 서평원 인터럽트 신호통합처리장치

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10260849A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 情報処理装置および割り込み制御方法
US6044430A (en) * 1997-12-17 2000-03-28 Advanced Micro Devices Inc. Real time interrupt handling for superscalar processors
US5987559A (en) * 1998-02-02 1999-11-16 Texas Instruments Incorporated Data processor with protected non-maskable interrupt
US20030023836A1 (en) * 2001-06-01 2003-01-30 Michael Catherwood Shadow register array control instructions
US20030028696A1 (en) * 2001-06-01 2003-02-06 Michael Catherwood Low overhead interrupt
US7007172B2 (en) * 2001-06-01 2006-02-28 Microchip Technology Incorporated Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection
US6934728B2 (en) * 2001-06-01 2005-08-23 Microchip Technology Incorporated Euclidean distance instructions
US20020184566A1 (en) * 2001-06-01 2002-12-05 Michael Catherwood Register pointer trap
US7020788B2 (en) * 2001-06-01 2006-03-28 Microchip Technology Incorporated Reduced power option
US6975679B2 (en) * 2001-06-01 2005-12-13 Microchip Technology Incorporated Configuration fuses for setting PWM options
US20030005268A1 (en) * 2001-06-01 2003-01-02 Catherwood Michael I. Find first bit value instruction
US7467178B2 (en) * 2001-06-01 2008-12-16 Microchip Technology Incorporated Dual mode arithmetic saturation processing
US6937084B2 (en) * 2001-06-01 2005-08-30 Microchip Technology Incorporated Processor with dual-deadtime pulse width modulation generator
US6985986B2 (en) * 2001-06-01 2006-01-10 Microchip Technology Incorporated Variable cycle interrupt disabling
US6952711B2 (en) * 2001-06-01 2005-10-04 Microchip Technology Incorporated Maximally negative signed fractional number multiplication
US7003543B2 (en) * 2001-06-01 2006-02-21 Microchip Technology Incorporated Sticky z bit
US20030005269A1 (en) * 2001-06-01 2003-01-02 Conner Joshua M. Multi-precision barrel shifting
US6976158B2 (en) * 2001-06-01 2005-12-13 Microchip Technology Incorporated Repeat instruction with interrupt
US8984199B2 (en) * 2003-07-31 2015-03-17 Intel Corporation Inter-processor interrupts
JP2005316599A (ja) * 2004-04-27 2005-11-10 Matsushita Electric Ind Co Ltd 割込制御装置
CN108280030B (zh) * 2018-01-12 2020-11-10 厦门科灿信息技术有限公司 一种寄存器地址的分配方法、系统及相关装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217638A (en) * 1977-05-19 1980-08-12 Tokyo Shibaura Electric Co., Ltd. Data-processing apparatus and method
JPS5757345A (en) * 1980-09-24 1982-04-06 Toshiba Corp Data controller
DE3070320D1 (en) * 1980-09-27 1985-04-25 Ibm Deutschland Priority stage controlled interruption device
HU184954B (en) * 1981-04-28 1984-11-28 Industrialexport Greasing device for automatic greasing the chain pin of chain running on sprocket wheel
US4523277A (en) * 1982-09-30 1985-06-11 Ncr Corporation Priority interrupt system for microcomputer
FI884026A (fi) * 1987-09-03 1989-03-04 Honeywell Bull Mikroprocessors vektoravbrott.
JPH0212432A (ja) * 1988-06-30 1990-01-17 Nec Corp データ処理装置
JPH0795277B2 (ja) * 1988-11-25 1995-10-11 日本電気株式会社 データ処理装置
JPH04169937A (ja) * 1990-11-02 1992-06-17 Nec Corp マイクロ・プロセッサ
KR970008523B1 (ko) * 1991-10-21 1997-05-24 가부시키가이샤 도시바 프로세서
JPH0728991A (ja) * 1993-07-13 1995-01-31 Konica Corp メモリを用いたデータ処理回路
US5473763A (en) * 1993-08-02 1995-12-05 Advanced Micro Devices, Inc. Interrupt vector method and apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100289098B1 (ko) * 1997-12-24 2001-05-02 서평원 인터럽트 신호통합처리장치

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TW331605B (en) 1998-05-11
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EP2077503A1 (en) 2009-07-08
US5748970A (en) 1998-05-05
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