KR960039438A - Tft의 신뢰성 평가방법 - Google Patents

Tft의 신뢰성 평가방법 Download PDF

Info

Publication number
KR960039438A
KR960039438A KR1019960012982A KR19960012982A KR960039438A KR 960039438 A KR960039438 A KR 960039438A KR 1019960012982 A KR1019960012982 A KR 1019960012982A KR 19960012982 A KR19960012982 A KR 19960012982A KR 960039438 A KR960039438 A KR 960039438A
Authority
KR
South Korea
Prior art keywords
tft
threshold voltage
vth
voltage shift
jumbo
Prior art date
Application number
KR1019960012982A
Other languages
English (en)
Other versions
KR100201167B1 (ko
Inventor
시게노부 마에다
Original Assignee
가다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 가다오까 다까시
Publication of KR960039438A publication Critical patent/KR960039438A/ko
Application granted granted Critical
Publication of KR100201167B1 publication Critical patent/KR100201167B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

동일 조건으로 제조되어 서로 병렬로 접속된 복수의 TFT를 포함하는 점보 TFT에 관한 ∼BT스트레스 시험에 의하여 시간계수 β, 전압계수 d 및 온도계수 Ø.를 실험적으로 구하는 것과, 함께 복수의 개별의 TFT에 관한 ∼BT스트레스 시험에 의하여 한계치 전압 시프트량의 평균치μ 와, 표준편차 θ 를 구하고,
의 식을 사용하여 개개의 TFT의 수명을 평가한다.

Description

TFT의 신뢰성 평가 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 동일한 제조조건으로 제조된 복수의 TFT에서 초기 한계치 전압△Vthi의 흩어짐과, -BT스트레스에 의한 한계치 전압 시프트량△Vti의 흩어짐의 관계를 표시하는 그래프

Claims (8)

  1. 폴리실리콘의 박막의 채널층과 실리콘 산화막의 게이트 절연막을 가지고 소정의 제조조건으로 제조된 TFT에서 게이트에 부의 임의의 일정전압 VG을 인가하여 임의의 일정온도 T에 유지되는 -BT 스트레스 상태에서 상기 TFT의 신뢰성을 이하의 식을 사용하여 평가하는 방법에 있어서,
    여기에서 △Vth는 소정의 제조조건으로 제조되어 또한 서로 병렬로 저속된 복수의 TFT를 포함하는 점보 TFT의 한계치 전압 시프트량, t는 시간, α는 시간계수, g는 전하소량, d는 전압계수, k는 볼쯔맨 정수, tox는 게이트 산화막의 두께, Ø0는 온도계수 △Vth는 TFT의 허용 한계치 전압 시프트량, μ 와 θ는 각각 소정의 제조조건으로 제조된 복수의 TFT의 한계치 전압 시프트량의 평균치와 표준편차, 그리고, m는 정수를 나타내고, 또β=1/α이고, 적어도 1회의 -BT 스트레스시험에서 얻게되는 한계치 전압 시프트량 △Vth과, 시간 t의 관계에 의거하여 식(2a)에 있어서 시간계수 α를 결정하는 스탭과 다른 게이트 전압 VG를 사용한 적어도 2회의 -BT스트레스 시험에서 얻어진 한계치 전압 시프트량△Vth과 게이트 전압 VG의 관계에 의거하여 식(3a)에서 전압계수 d를 결정하는 스텝과, 다른 온eh T에서 적어도 2회의 -BT 스트렛스 시험에서 얻어진 한계치 전압 시프트량△Vth과, 온도 T의 관계에 의거하여 식(4a)에서 온도계수 Ø0를 결정하는 스텝과, 식(2a), (3a) 및 (4a)의 관계에서 얻어지는 식(5)에서 결정된 시간계수 α, 전압계수 d 및 온도계수 Ø0를 사용하여 비례정수
    〔수 2〕
    를 결정하는 스텝과, 결정된 비례정수 C2와 점보 TFT의 허용 한계치 전압 시프트량 △Vth에서 식(5)를 변환하여 얻어지는 점보 TFT수명 Zo를 구하는 식(7)에서 △Vth/(1-m｜tσχ｜) 로 치환하여 얻어지는 식(8)을 사용하여 상기 소정의 제조조건으로 제조된 단일의 TFT의 수명 Z 을 구하는 스텝을 포함하는 것을 특징으로 하는 TFT 의 신뢰성 평가방법.
  2. 제1항에 있어서, 제1의 제조조건으로 제조된 점보 TFT(A) 및 제2의 제조조건으로 제조된 TFT(b)의 각각에 관한 -BT 스트레스 시험에 있어서, 어느시각 t에서 온도 T와 게이트 전계/G/tσχ가 동등한 조건에서의 점보 TFT(a) 및 점보 TFT(b)의 각각 한계치 전압 시프트량 △Vtha과, △Vthb를 구하고 상기 점보 TFT(a)관하여 구한식(7)에서 △Vtho를△Vtho·△Vthb/△Vtha로 치환하고, 또한 복수의 상기 TFT(a)의 복수의 상기 TFT(b)의 어느것 한편의 한계치 전압 시프트량의 펴균치 μ와 표준편차 σ를 사용하여 △Vthr를 △Vth/(1+m｜tσχ｜)치환하여 얻어지는 다음 식(8a)
    〔수 3〕
    을 사용하여 단일의 상기 TFT(b)의 수명 Z을 추정하는 것을 특징으로 하는 TFT의 신뢰성 평가방법.
  3. 폴리실리콘 박막의 채널층과 실리콘 산화막의 게이트 절연막을 가지고 소정의 제조조건으로 제조된 TFT에서 게이트에 부의 임의의 일정 전압 VG을 인가하여 사전에 정하여진 일정온도 T에 유지되는-BT스트레스 상태에서 상기 TFT의 신뢰성을 이하의 식을 사용하여 평가하는 방법에 있어서,
    여기에서△Vth는 소정의 제조조건으로 제조되어 또한 서로 병렬로 저속된 복수의 TFT를 포함하는 점보 TFT의 한계치 전압 시프트량, t는 시간, α는 시간계수, g는 전하소량, d는 전압계수, k는 볼쯔맨 징수, tox는 게이트산화막의 두께Ø.는 온도계수, △Vthz는 TFT의 허용 한계치 전압 시프트량, μ와 σ는 각각의 소정의 제조조건으로 제조된 복수의 TFT의 한계치 전압 시프트량의 평균치와 표준편차, 그리고 m은 정수를 나타내고, 또 β=1/α이고, 적어도 1회의 -BT스트레스시험에서 얻게되는 한계치 전압 시프트량△Vth과, 시간 t의 관계에 의거하여. 식(2a)에 있어서 시간계수 α를 결정하는 스탭과 다른 게이트 전압 VG를 사용한 적어도 2회의 -BT 스트레스시험에서 얻어진 한계치 전압 시프트량△Vth과, 게이트 전압 VG의 관계에 의거하여 식(3a)에서 전압계수 d를 결정하는 스텝과, 식(2a) 및(3a) 의 관계에서 얻어지는 식(5b)에서 상기 결정된 시간계수 α와, 전압계수 d를 사용하여 비례정수.
    를 결정하는 스텝과, 결정된 비례정수 C2와 점보 TFT의 허용 한계치 전압 시프트량△Vthz에서 식(5b)를 변환하여 얻어지는 점보 TFT의 수명 를 구하는 식(7b)에서 Zo를 △Vthz로 치환하여 얻어지는 식(8b)을 사용하여 상기 소정의 제조조건으로 제조된 단일의 TFT의 수명 Z 를 구하는 스텝을 포함하는 것을 특징으로 하는 TFT의 신뢰성 평가방법.
  4. 제3항에 있어서, 제1의 제조조건으로 된 TFT(a) 및 제2의 제조조건으로 제조된 TFT(b)에 각각에 관한 -BT 스트레스 시험에서 어느시각 t에서 온도 T와 게이트전계 VG/tox가 동등한 조건에서의 점보 TFT(a) 및 점보 TFT(b)의 각각의 한계치 전압 시프트량 △Vtha과 △Vthb를 구하고 상기 점보 TFT(a) 관하여 구한식(7b)에서 △VthO를△VthO·△Vthb/△Vtha로 치환하고, 또한 복수의 상기 TFT(a)와 복수의 상기 TFT(b)의 어느것 한편의 한계치 전압 시프트량의 평균치 와 표준편차α를 사용하여△Vthr를 △Vth/(1+mα｜μ｜) 로 치환하여 얻어지는 다음 식(8c)
    〔수 6〕
    을 사용하여 단일의 상기 TFT(b)의 수명 을 추정하는 것을 특징으로 하는 TFT의 신뢰성 평가방법.
  5. 폴리실리콘 박막의 채널층과 실리콘 산화막의 게이트 절연막을 가지고 소정의 제조조건으로 제조된 TFT에서 게이트에 사전에 정하여진 부의 일정전압 VG을 인가하여 임의의 일정온도 T에 유지되는 -BT 스트레스 상태에서 TFT의 신뢰성을 이하의 식을 사용하여 평가하는 방법에 있어서,
    여기에서△Vth는 소정의 제조조건으로 제조되어 또한 서로 병렬로 접속된 복수의 TFT를 포함하는 점보 TFT의 한계치 전압 시프트량, t는 시간, α는 시간계수, k는 볼쯔맨 정수,ØE는 온도계수,△Vthz는 TFT의 허용한계치 전압 시프트량, μ와 σ는 각각 소정의 제조조건으로 제조된 복수의 TFT의 한계치 전압 시프트량의 평균치와 표준편차, 그리고, m는 정수를 나타내고, 또 β=1/α이고, 적어도 1회의 -BT 스트레시험에서 얻게되는 한계치 전압 시프트량 △Vth과 시간 t의 관계에 의거하여, 식(2a)에 있어서 시간계수 α를 결정하는 스탭과다른 온도 T에서 적어도 2회의 -BT 스트레스 시험에서 얻어지는 한계치 전압 시프트량 △Vth과 온도 T의관계에 의거하여 식(4b)에서 온도계수ØE를 결정하는 스탭과, 식(2a) 및(4b)의 관계에서 얻어지는 식(5c)에서 결정된 시간계수 α와 온도계수ØE를 사용하여 비교정수
    를 결정하는 스텝과, 결정된 비례정수 C2와 점보 TFT의 허용 한계치 전압 시프트량△Vth에서 식(5c)를 변화하여 얻어지는 점보 TFT의 수명Zo을 구하는 식(7c)에서 △Vthz를 △Vthz/(1-m｜σ/μ｜)로 치환하여 얻어지는 식(8d)을 사용하여 상기 소정의 제조조건으로 제조된 단일의 TFT의 수 명z를 구하는 스텝을 포함하는 것을 특징으로 하는 TFT의 신뢰성 평가방법.
  6. 제5항에 있어서, 제1의 제조조건으로 된 TFT(A) 및 제2의 제조조건으로 제조된 TFT(b)의 각각에 관한 -BT 스트레스 시험에서 어느시각 t에서 온도 T와 게이트전계 VG/tox가 동등한 조건에서의 점보 TFT(a) 및 점보 TFT(b)의 각각의 한계치 wjs압 시프트량 △Vtha과 △Vthb를 구하고 상기 점보 TFT(a) 관하여 구한식(7c)에 △Vtho를 △Vtho·△Vthb/△Vtha로 치환하고 또한 복수의 상기 TFT(a)와 복수의 상기 TFT(b)의 어느것 한편의 한계치 전압 시프트량의 평균치 μ와 표준편차a를 사용하여 △Vth를 △Vthr/(1-m｜σ/μ｜)로 치환하여 얻어지는 다음 식(8c)
    을 사용하여 단일의 상기 TFT(b)의 수명 을 추정하는 것을 특징으로 하는 TFT의 신뢰성 평가방법.
  7. 폴리실리콘 박막의 채널층과 실리콘 산화막의 게이트 절연막을 가지고 소정의 제조조건으로 제조된 TFT에서 게이트 사전에 정하여진 부의 일정전압 VG을 인가하여 임의의 일정온도 T에 상기 TFT을 유지하는-BT스트레스 시험을 이용하고 또한 이하의 식을 사용하여 상기 TFT의 신뢰성을 평가하는 방법에 있어서,
    여기에서△Vth는 소정의 제조조건으로 제조되어 또한 서로 병렬로 접속된 복수의 TFT를 포함하는 점보 TFT의 한계치 전압 시프트량, t는 시간, a는 시간계수, g는 전하소량, d는 전압계수, k는 볼쯔맨 정수, 는 게이트 산화막의 두께, Ø 는 온도계수 NDB와 PH는 상기 폴리실리콘 박막중의 실리콘 원자의 덴글링 본드 밀도와 수소화율, m1과 m2는 비례정수, △Vtha와 △Vthi는 상기 소정의 제조조건으로 제조된 단일의 TFT에 있어서 초기의 한계치 전압과 한계치 전압 시프트량, △Vths는 TFT와 동일한 치수형상을 가지는 SOI-MOSFET에서 초기의 한계치 전압, ζ는 Si-H결합의 해리율, Cox는 게이트 절연막의 용량, ndb(x,ε)과 ph(x,ε)은 각각 채널충의 표면에서 x의 깊이에 있어 인트린지트페르미레벨을 기준으로서 에네르기 파텐셜도를 가지는 위치에서 단위체적당으로 또한 에네르기 당의 덴글링 본드밀도와 수소화율, f(ε)은 페르미 분포 함수, Ø(x,αs)는 표면 퍼텐셜이Øs인 때의 위치x에서 퍼텐셜, tp는 폴리실리콘 박막의 두께, △Øs 는 tft의 플랫밴드 조건에서 한계치 전압조건에 달하기 까지의 표면의 퍼텐셜의 변화량, ts는 정수를 나타내고, 적어도 1회의 -BT 스트레스 시험에서 얻어지는 한계치 전압 시프트량 △Vth과 시rkst의 관계에 의거하여 식(2a)에 있어서 시간계수 a를 결정하는 스텝과, 다른 게이트 전압 VG를 사용한 적어도 2회의 -BT 스트레스 시험에서 얻어진 한계치 전압 시프트량 △Vth과 게이트 전압 VG의 관계에 의거하여 식(3a)에서 전압계수 d를 결정하는 스텝과, 다른 온도T에서 적어도 2회의 -BT 스트레스 시험에서 얻어지는 한계치 전압 시프트량 △Vth과 온도T의 관계에 의거하여 식(4a)에서 온도계수 Øo를 결정하는 스텝과, 결정된 시간계수 α, 전압계수 d 및 온도계수 Øo를 사용하여 식(9) 내지 식(13)에서 덴글링 본드 밀도 NDB 및 수소화율 PH를 구하는 스텝을 포함하는 것을 특징으로 하는 TFT의 신뢰성 평가방법.
  8. 제7항에 있어서, 식(11) 및 식(12)가 각각 다음의 근사식 (18) 및 식(19)
    로 치환되어 여기에서 Eg는 상기 폴리실리콘 박막중의 에네르기 밴드갭을 나타내는 것을 특징으로 하는 TFT의 신뢰성 평가방법.
    ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.
KR1019960012982A 1995-04-25 1996-04-25 티에프티의 신뢰성 평가방법 KR100201167B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-101179 1995-04-25
JP10117995A JP3444693B2 (ja) 1995-04-25 1995-04-25 Ｔｆｔの信頼性評価方法

Publications (2)

Publication Number Publication Date
KR960039438A true KR960039438A (ko) 1996-11-25
KR100201167B1 KR100201167B1 (ko) 1999-06-15

Family

ID=14293776

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960012982A KR100201167B1 (ko) 1995-04-25 1996-04-25 티에프티의 신뢰성 평가방법

Country Status (3)

Country Link
US (1) US5608338A (ko)
JP (1) JP3444693B2 (ko)
KR (1) KR100201167B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020753A (en) 1993-05-13 2000-02-01 Mitsubishi Denki Kabushiki Kaisha TFT and reliability evaluation method thereof
US6339339B2 (en) 1993-05-13 2002-01-15 Mitsubishi Denki Kabushiki Kaisha TFT and reliability evaluation method thereof
US5838022A (en) * 1995-04-25 1998-11-17 Mitsubishi Denki Kabushiki Kaisha Evaluating the lifetime and reliability of a TFT in a stress test using gate voltage and temperature measurements
US6073082A (en) * 1996-04-11 2000-06-06 Mitsubishi Denki Kabushiki Kaisha Method of estimating lifetime of floating SOI-MOSFET
JP3484462B2 (ja) * 1996-04-11 2004-01-06 株式会社ルネサステクノロジ フローティングｓｏｉ−ｍｏｓｆｅｔの寿命を予測する方法
US5991707A (en) * 1998-03-09 1999-11-23 Hydrotec Systems Company, Inc. Method and system for predictive diagnosing of system reliability problems and/or system failure in a physical system
JP2001007290A (ja) 1999-06-24 2001-01-12 Mitsubishi Electric Corp 半導体装置、半導体装置の製造方法、および、通信方法
JP2002073424A (ja) 2000-08-31 2002-03-12 Mitsubishi Electric Corp 半導体装置、端末装置および通信方法
US6930328B2 (en) 2002-04-11 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7106088B2 (en) * 2005-01-10 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of predicting high-k semiconductor device lifetime
US9812188B2 (en) * 2015-02-25 2017-11-07 Qualcomm Incorporated Static random-access memory (SRAM) sensor for bias temperature instability

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006869B1 (ko) * 1987-09-02 1996-05-23 도오교오 에레구토론 가부시끼가이샤 프로우브 장치에 의한 전기특성 검사방법
JP3342096B2 (ja) * 1993-05-13 2002-11-05 三菱電機株式会社 Ｔｆｔの信頼性評価方法

Also Published As

Publication number Publication date
KR100201167B1 (ko) 1999-06-15
JP3444693B2 (ja) 2003-09-08
US5608338A (en) 1997-03-04
JPH08293611A (ja) 1996-11-05

Similar Documents

Publication Publication Date Title
KR960039438A (ko) Tft의 신뢰성 평가방법
Suciu et al. Experimental derivation of the source and drain resistance of MOS transistors
US7078954B2 (en) Temperature sensing circuit
DE3616308A1 (de) Sensor
SE8300311L (sv) Sett att framstella en halvledaranordning
KR100413134B1 (ko) 박막 트랜지스터의 전기적 특성의 모델링
US6566695B2 (en) Hyperbolic type channel MOSFET
Yoffe The elastic compliance of a surface film on a substrate
Beguwala et al. An improved model for the charging characteristics of a dual-dielectric (MNOS) nonvolatile memory device
Feldbaumer et al. MOSFET doping profiling
JPS5681966A (en) Input protecting circuit for semiconductor device
JPS5775438A (en) Semiconductor element
US9972723B2 (en) Piezoelectric thin-film based flexible sensing device, method for fabrication thereof and method for operating the same
JPS56103448A (en) Semiconductor ic device
ES2193123T3 (es) Procedimiento para controlar la idoneidad para el uso de elementos de analisis.
Van Houdt et al. Investigation of the soft-write mechanism in source-side injection flash EEPROM devices
Kirov et al. Some sources of error in interface state density evaluation from Q–U date in MOS systems
Cabruja et al. Influence of the degradation on the surface states and electrical characteristics of EOS structures
Jerdonek et al. Velocity saturation effects in n-channel deep-depletion SOS/MOSFET's
JPS5694641A (en) Semiconductor device for testing reliability
KR100779081B1 (ko) 전자 피부용 압력 센서 및 이의 제조 방법
Jerdonek et al. Weak accumulation operation of the N-channel deep-depletion SOS/MOSFET
SU883670A1 (ru) Преобразователь температуры
JPS63120435A (ja) 封止樹脂評価用半導体装置
US20190234820A1 (en) Piezoresistive transducer with jfet-based bridge circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080225

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee