Claims (8)
반도체기판 상에 제1도전층을 형성하는 제1공정; 상기 제1도전층 상에 제1물질층을 형성하는 제2공정; 적어도 하나 이상의 다른 셀과 그 패턴을 공유하는 적어도 하나 이상의 제1감광막패턴을 상기 제1물질층 상에 형성하는 제3공정; 상기 제1감광막패턴을 식각마스크로 하여, 상기 제1물질층을 이방성식각함으로써, 적어도 하나 이상의 다른 셀과 그 패턴을 공유하는 적어도 하나 이상의 제1기둥을 형성하는 제4공정; 상기 제1감광막패턴을 제거하는 제5공정; 단위 셀내로 그 크기가 한정된 제2감광막패턴을 결과물 상에 형성하는 제6공정; 상기 제2감광막패턴을 식각마스크로 하여, 상기 제1기둥 및 상기 제1도전층을 이방성식각함으로써, 단위 셀내로 그 크기가 한정된 적어도 하나 이상의 제2기둥과 단위 셀 내로 그 크기가 한정된 제1도전층 패턴을 각각 형성하는 제7공정; 상기 제2감광막패턴을 제거하는 제8공정; 결과물 전면에 제2도전층을 형성하는 제9공정; 상기 제2도전층을 이방성식각함으로써, 상기 제2기둥 및 제1도전층 패턴 측벽에 스페이서를 형성하는 제10공정; 및 상기 제2기둥을 제거하는 제11공정을 포함하는 것을 특징으로하는 반도체 메모리장치의 커패시터 제조방법.A first step of forming a first conductive layer on the semiconductor substrate; Forming a first material layer on the first conductive layer; A third step of forming at least one first photoresist pattern on the first material layer that shares the pattern with at least one other cell; A fourth process of forming an at least one first pillar sharing the pattern with at least one other cell by anisotropically etching the first material layer using the first photoresist pattern as an etching mask; A fifth step of removing the first photoresist pattern; A sixth step of forming a second photoresist pattern having a limited size in a unit cell on the resultant; By anisotropically etching the first pillar and the first conductive layer using the second photoresist pattern as an etch mask, at least one second pillar having a limited size in a unit cell and a first conductive having a limited size in a unit cell A seventh step of forming each layer pattern; An eighth step of removing the second photoresist pattern; A ninth step of forming a second conductive layer on the entire surface of the resultant product; A tenth step of forming an spacer on sidewalls of the second pillar and the first conductive layer pattern by anisotropically etching the second conductive layer; And an eleventh step of removing the second pillar.
제1항에 있어서, 상기 제1물질층은, 소정의 식각공정에 대해 상기 제1 및 제2도전층과는 그 식각율이 다른 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.The capacitor of claim 1, wherein the first material layer is formed of a material having a different etching rate from that of the first and second conductive layers in a predetermined etching process. Way.
제2항에 있어서, 상기 제1및 제2도전층을 구성하는 물질은 소정의 식각공정에 대해 비슷한 식각율을 갖는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.The method of claim 2, wherein the materials constituting the first and second conductive layers have a similar etching rate for a predetermined etching process.
제2항및 제3항중 어느 한 항에 있어서,상기 제1및 제2도전층을 구성하는 물질로는 다결정실리콘을 사용하고, 상기 제1물질층을 구성하는 물질로는 고온산화물, 저온산화물 및 보론-인을 포함한 실리콘(BPSG)등으로 이루어진 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.According to any one of claims 2 and 3, polycrystalline silicon is used as a material constituting the first and second conductive layers, and a high temperature oxide, a low temperature oxide, and a material constituting the first material layer. A method for manufacturing a capacitor of a semiconductor memory device, comprising using any one selected from the group consisting of silicon (BPSG) including boron-in.
제1항에 있어서, 상기 제1공정 이전에, 반도체기판 상에 제2물질층을 형성하는 공정 및 상기 제2물질층상에 제3물질층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.The semiconductor memory of claim 1, further comprising, before the first step, forming a second material layer on the semiconductor substrate and forming a third material layer on the second material layer. Method for manufacturing capacitors in the device.
제5항에 있어서, 상기 제3물질층은, 소정의 식각공정에 대해 상기 제2물질층을 구성하는 물질과는 다른 식각율을 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.The capacitor of claim 5, wherein the third material layer is formed using a material having an etching rate different from that of the material constituting the second material layer for a predetermined etching process. Manufacturing method.
제6항에 있어서, 상기 제1및 제3물질층을 구성하는 물질은 소정의 식각에 대해 비슷한 식각율을 갖는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.The method of claim 6, wherein the materials constituting the first and third material layers have a similar etching rate for a predetermined etching.
제6항 및 제7항 중 어느 한 항에 있어서, 상기 제1및 제3물질층을 구성하는 물질로는 고온산화물, 저온산화물 및 보론-인을 포함하는 실리콘(BPSG)등으로 이루어진 군에서 선택된 어느 하나를 사용하고, 상기 제2물질층을 구성하는 물질로는 실리콘 나이트라이드를 사용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.According to any one of claims 6 and 7, wherein the material constituting the first and third material layer is selected from the group consisting of high temperature oxide, low temperature oxide and silicon containing boron-phosphorus (BPSG) and the like. 2. The method of claim 1, wherein silicon nitride is used as a material forming the second material layer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.