KR960026418A - 에미터 다운 쌍극자 트랜지스터의 제조방법 - Google Patents
에미터 다운 쌍극자 트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR960026418A KR960026418A KR1019940033902A KR19940033902A KR960026418A KR 960026418 A KR960026418 A KR 960026418A KR 1019940033902 A KR1019940033902 A KR 1019940033902A KR 19940033902 A KR19940033902 A KR 19940033902A KR 960026418 A KR960026418 A KR 960026418A
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- film
- layer
- polycrystalline
- emitter
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims 17
- 239000010409 thin film Substances 0.000 claims abstract 52
- 239000010408 film Substances 0.000 claims abstract 51
- 239000000758 substrate Substances 0.000 claims abstract 15
- 238000005498 polishing Methods 0.000 claims abstract 6
- 238000000151 deposition Methods 0.000 claims abstract 5
- 238000002109 crystal growth method Methods 0.000 claims abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 2
- 229910052710 silicon Inorganic materials 0.000 claims abstract 2
- 239000010703 silicon Substances 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 claims 13
- 150000004767 nitrides Chemical class 0.000 claims 9
- 238000005229 chemical vapour deposition Methods 0.000 claims 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 5
- 238000004871 chemical beam epitaxy Methods 0.000 claims 4
- 238000004943 liquid phase epitaxy Methods 0.000 claims 4
- 238000000927 vapour-phase epitaxy Methods 0.000 claims 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims 3
- 229920005591 polysilicon Polymers 0.000 claims 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
- 238000001451 molecular beam epitaxy Methods 0.000 claims 2
- 229910052698 phosphorus Inorganic materials 0.000 claims 2
- 239000011574 phosphorus Substances 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 claims 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 1
- 239000004642 Polyimide Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910052796 boron Inorganic materials 0.000 claims 1
- 239000013078 crystal Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 229910003460 diamond Inorganic materials 0.000 claims 1
- 239000010432 diamond Substances 0.000 claims 1
- 238000005566 electron beam evaporation Methods 0.000 claims 1
- 238000009713 electroplating Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229920001721 polyimide Polymers 0.000 claims 1
- 239000003870 refractory metal Substances 0.000 claims 1
- 229910052594 sapphire Inorganic materials 0.000 claims 1
- 239000010980 sapphire Substances 0.000 claims 1
- 238000004544 sputter deposition Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 238000007736 thin film deposition technique Methods 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라 제조된 에미터 다운 쌍극자 트랜지스터의 단면도이다, 제3도는 본 발명에 따른 에미터 다운 쌍극자 트랜지스터의 순차적 제조공정별 단면도이다.
Claims (13)
- 에미터 다운 쌍극자 트랜지스터의 제조방법에 있어서, 소정의 기판(1)위에 콜렉터 접합층(2) 및 콜렉터층(3)을 순차적으로 성장시키고, 국부적으로 절연막(4)을 형성하여 소자의 활성영역과 비활성영역을 격리한 후에 그 위에 질화막(5)과 다결정 박막(6)을 순차적으로 증착한 후, 다결정 박막(6)의 비활성영역을 식각하고, 상기 식각된 다결정 박막(6)위에 산화막(7)을 도포하고 상기 산화막(7)과 상기 다결정 박막(6)을 소자의 에미터영역의 형성을 위하여 식각하는 제1공정과; 상기 제1공정에 의하여 형성된 표면위에 다결정 박막(6)을 도포하고 상기 에미터영역의 측면에 측면 다결정막(8)을 식각공정으로 형성시키고, 상기 형성된 측면 다결정막(8)의 표면을 열처리로 산화시켜 절연 산화막(9)을 형성시키고 제2공정과; 질화막(5)을 식각하고 선택적 결정성장법으로 베이스층(10)을 성장시키는 제3공정과; 고농도의 다결정규소 박막(11)을 도포하고 열처리하여 에미터-베이스 접합계면(12)을 형성하고 평탄화시킨 후에 금속성박막층(13)과 박막(14)을 순차적으로 도포시키고, 상기 도포된 박막(14)과 소정의 기판(16)사이에 직접 접합계면(15)이형성되도록 직접접합을 수행시키는 제4공정; 및 상기 제1공정에서부터 사용된 기판(1)을 제거시키고 콜렉터 접합층(2)을 부분적으로 연마한 후에 트랜지스터의 표면을 보호하기 위하여 절연막(17)을 증착시키고, 상기 증착된 절연막(17)에 금속성 박막층(13)과 다결정 박막층(6) 및 콜렉터 접합층(2)에 접촉하기 위한 접촉 개구면들을 식각한 후에 배선공정에 의하여 저항성 접촉을 형성시키는 제5공정으로 구성됨을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 에미터와 상기 베이스 사이의 계면이 동종접합 또는 이종접합이 되도록 하는 베이스층을 가짐을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 콜렉터 접합층(2)을 단결정 반도체 박막 또는 다결정 반도체 박막을 성장하여 형성하고, 상기 콜렉터 접합층(2)을형성하기 위하여 금속성 박막층을 사용하며, 상기 콜렉터(3)와 콜렉터 접합층(2)을 전부 금속성 박막층으로 사용하는 것을 포함하여 완성됨을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1절연막(4)과 상기 제2절연막(17)을 산화막, 질화막, 폴리에미드(polyemide) 또는 붕소와 인을 포함한 절연막BPSG(boron phosphorus silica glass)의 일군중에 어느 하나로 사용하는 것을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 서브콜렉터층인 상기 금속성 박막층(13)을 순수 금속 또는 내화금속으로 형성시키는 것을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 박막(14)을 다결정규소, 다결정 GaAs 또는 다결정 InP 등의 일군 중의 어느 하나로 형성된 다결정 박막과, 비정질규소, 비정질 GaAs, 비정질 InP 또는 폴리에미드 등의 일군중의 어느 하나로 형성된 비정질 박막 및 붕소와 인을 포함한 절연막 BPSG을 사용하는 것을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 기판(16)을 규소, GaAs, InP, 사파이어 또는 다이아몬드 등의 일군 중의 어느 하나로 사용하는 것을 특징으로 하는에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 금속성 박막층(13)을 전자빔 증착법(electron beam evapora-tion), 스파터닝증착법(sputtering), 전기도금 증착법(electro plating), 분자선 이온 증착법(molecular beam epitaxy), 화학증기 증착법(chemical vapor deposition) 또는 화학선 증착법(chemical beam deposition) 등의 일군 중의 어느 하나로 증착시키는 것을 특징으로 하는 에미터 다운 쌍극자트랜지스터의 제조방법.
- 제1항에 있어서, 상기 에피층(2), (3)을 MBE(molecular beam epitaxy), CVD(chemical vapor deposition), CBE(chemical beam epitaxy), VPE(vapor phase epitaxy) 또는 LPE(liquid phase epitaxy) 등의 일군 중의 어느 하나로 증착시키는 것을 특징으로 하는에미터 다운 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 절연막(4)을 CVD(chemical vapor deposition), CBE(chemical beam epitaxy), VPE(vapor phase epitaxy) 또는LPE(liquid phase epitaxy) 등의 일군의 박막성 증착법중의 어느 하나로 증착시키는 것을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 에미터 다운 쌍극자 트랜지스터의 제조방법에 있어서, 소정의 기판위에 콜렉터 접합층 및 콜렉터층을 순차적으로 성장시키고, 국부적으로 절연막을 형성하기 위하여 소자의 활성영역과 비활성영역을 격리한 후에 상기 기판의 상부의 전면에 질화막과 다결정 박막을 순차적으로 증착한 후, 비활성영역위에 위치한 다결정박막의 일부분을 식각하고, 상기 식각된 다결정 박막위에 산화막을 도포하고 상기 소자의 에미터영역의 형성을 위하여 상기 산화막과 상기 다결정박막 및 상기 질화막까지 식각하는 공정과; 형성된 표면위에 다결정 박막의 도포 및 절연을 위하여 산화막을 도포하고 에미터영역의 측면에 측면 다결정막과 산화막을 식각하여 형성시키는 공정과; 콜렉터 영역으로 이온주입에 의하여 베이스를 형성시키는 공정과; 고농도의 다결정규소 박막을 도포하고 열처리하여 에미터-베이스 접합계면을 형성하고 평탄화시킨후에 금속성 박막층과박막을 순차적으로 도포시키고, 상기 도포된 박막과 소정의 기판사이에 직접 접합계면이 형성되도록 직접접합을 수행시키는 공정과; 상기 기판을 제거시키고 콜렉터 접합층을 부분적으로 연마한 후에 트랜지스터의 표면을 보호하기 위하여 절연막을 증착시키고, 상기 증착된 절연막에 금속성 박막층과 다결정 박막층 및 콜렉터 접합층에 접촉하기 위하여 접촉 개구면들을 식각한 후에 배선공정으로 구성되어 완성됨을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 에미터 다운 쌍극자 트랜지스터의 제조방법에 있어서, 소정의 기판위에 콜렉터 접합층 및 콜렉터층, 및 베이스층을 순차적으로 성장시키고서, 국부적으로 절연막을 형성하여 소자의 활성영역과 비활성영역으로 격리한 후에 다결정 박막을 증착시키고 비활성영역위에 위치한 다결정 박막의 일부분을 식각하고 산화막을 도포하고 소자의 에미터영역 형성을 위하여 상기 산화막과 상기 다결정 박막을 상기 형성된 베이스층의 활성영역의 끝선에 맞추어서 식각하는 공정과; 상기 형성된 표면위의 다결정 박막을 도포시키고 에미터영역의 측면에 측면 다결정막을 형성시키고 상기 형성된 측면 다결정막의 표면을 열처리하여 절연 산화막을 형성하는 공정과; 고농도의 다결정규소 박막을 도포하고 열처리하여 에미터-베이스 접합계면을 형성하고 평탄화시킨후에 금속성박막층과박막을 순차적으로 도포시키고, 상기 도포된 박막과 소정의 기판사이에 직접 접합계면이 형성되도록 직접접합을 수행시키는 공정과; 상기 소정의 기판을 제거시키고 콜렉터 접합층을 부분적으로 연마한 후에 트랜지스터의 표면을 보호하기 위하여 절연막을증착시키고 상기 증착된 절연막에 금속성 박막층과 다결정 박막층, 및 콜렉터 접합층에 접촉하는 접촉 개구면들을 식각한후에 배선공정으로 구성되어 완성됨을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.
- 에미터 다운 쌍극자 트랜지스터의 제조방법에 있어서, 소정의 기판위에 에피층의 성장공정 및 절연막의 형성공정을 수행하지 않고서, 질화막과다결정 박막을 순차적으로 증착시킨 후에, 정의되어질 소자의 비활성영역에 위치한 다결정 박막의 일부분을 식각하고상기 다결정 박막위에 산화막을 도포하고 소자의 에미터영역의 형성을 위하여 상기 산화막과 상기 다결정 박막을식각하는 공정과; 형성된 표면위의 상기 다결정 박막과 상기 산화막의 식각된 부위를 도포하는 측면에 측면 다결정막을 형성시킨 후에 측면다결정막의 표면에 절연 산화막을 형성시키는 공정과; 질화막을 식각하고 선택적 결정성장법에 의하여 베이스층을 성장시키는 공정과; 고농도의 다결정규소 박막을 도포하고 열처리하여 에미터-베이스 접합계면을 형성하고 평탄화시킨후에 금속성 박막층과박막을 순차적으로 도포시키고 상기 도포된 박막과 소정의 기판사이에 직접접합계면이 형성되도록 직접접합을 수행시키는 공정; 및 상기 기판을 기계화적 연마에 의하여 질화막을 연마정지층으로 이용하여 제거시키고 그 위에 콜렉터층 및 콜렉터 접합층을 형성시키고, 국부적으로 절연막을 형성하거나 질화막의 상단까지 식각하여 소자의 활성영역과 비활성영역을 격리시킨후에 트랜지스터의 보호를 위한 절연막을 증착시키고 상기 증착된 절연막에 금속성 박막층과 다결정 박막층 및 콜렉터 접합층에 접촉하는 접촉 개구면들을 식각한 후에 배선공정하는 공정으로 구성되어 완성됨을 특징으로 하는 에미터 다운 쌍극자 트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940033902A KR0137571B1 (ko) | 1994-12-13 | 1994-12-13 | 에미터 다운 쌍극자 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940033902A KR0137571B1 (ko) | 1994-12-13 | 1994-12-13 | 에미터 다운 쌍극자 트랜지스터의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960026418A true KR960026418A (ko) | 1996-07-22 |
KR0137571B1 KR0137571B1 (ko) | 1998-06-01 |
Family
ID=19401182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940033902A KR0137571B1 (ko) | 1994-12-13 | 1994-12-13 | 에미터 다운 쌍극자 트랜지스터의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0137571B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117724207A (zh) * | 2024-02-18 | 2024-03-19 | 上海铭锟半导体有限公司 | 一种非晶硅光波导的制作方法及非晶硅光波导 |
-
1994
- 1994-12-13 KR KR1019940033902A patent/KR0137571B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117724207A (zh) * | 2024-02-18 | 2024-03-19 | 上海铭锟半导体有限公司 | 一种非晶硅光波导的制作方法及非晶硅光波导 |
CN117724207B (zh) * | 2024-02-18 | 2024-04-30 | 上海铭锟半导体有限公司 | 一种非晶硅光波导的制作方法及非晶硅光波导 |
Also Published As
Publication number | Publication date |
---|---|
KR0137571B1 (ko) | 1998-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6597057B2 (en) | Epitaxial growth in a silicon-germanium semiconductor device with reduced contamination | |
US5504018A (en) | Process of fabricating bipolar transistor having epitaxially grown base layer without deterioration of transistor characteristics | |
KR100244812B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
US4619033A (en) | Fabricating of a CMOS FET with reduced latchup susceptibility | |
JPH067594B2 (ja) | 半導体基板の製造方法 | |
KR100233834B1 (ko) | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 | |
JP3545503B2 (ja) | 半導体集積回路装置の製造方法 | |
US5096844A (en) | Method for manufacturing bipolar transistor by selective epitaxial growth of base and emitter layers | |
US4252581A (en) | Selective epitaxy method for making filamentary pedestal transistor | |
JPH0622242B2 (ja) | ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法 | |
US3951693A (en) | Ion-implanted self-aligned transistor device including the fabrication method therefor | |
JPS61107758A (ja) | GaAs集積回路及びその製造方法 | |
JPS62570B2 (ko) | ||
KR960026418A (ko) | 에미터 다운 쌍극자 트랜지스터의 제조방법 | |
JP2005537678A (ja) | エピタキシー段階を含むSiCOI型複合基板の製造方法 | |
JPH09306865A (ja) | 半導体装置の製造方法 | |
EP0042380B1 (en) | Method for achieving ideal impurity base profile in a transistor | |
US6703686B2 (en) | Semiconductor device | |
JPS61222225A (ja) | 半導体装置の製造方法 | |
US3959810A (en) | Method for manufacturing a semiconductor device and the same | |
KR100241353B1 (ko) | 쌍극자 트랜지스터 제조방법 | |
KR950008251B1 (ko) | Psa 바이폴라 소자의 제조방법 | |
KR960026425A (ko) | 쌍극자 트랜지스터의 제조방법 | |
KR0128038B1 (ko) | 이종접합 쌍극자 트랜지스터의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130205 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20140123 Year of fee payment: 17 |
|
EXPY | Expiration of term |