Claims (1)
시스템에서 모드 및 어드레스 직병렬 변환회로(21), 모드 디코더(22), 어드레스 비교기(23), 송신 병직렬 변환회로(24), 수신 직병렬 변환회로(25), 레디신호 발생회로(26), 듀얼 포트 램(27)등을 포함하는 전자교환기의 주변장치(2)와 주변장치 제어부(1)와의 티디버스 정합회로에 있어서, 상기 어드레스 비교기(23)와 모드디코더(22)로부터 입력되는 신호와 클럭(CLK), 프레임 싱크에 의하여 제1신호와 제1신호를 생성하는 제1제어신호 발생회로(28)와; 상기 듀얼 포트램(27)측에서 인가되는신호와 클럭(CLK)에 의해신호를 래치하여 제2신호와 BUSYLC 신호를 생성하는 제2제어신호 발생회로(29)와; 상기 모드디코더(22)로부터의 신호와 클럭(CLK)과 상기 레디신호 발생회로(26)로 부터의신호에 의하여 제3신호와 제1신호를 생성하는 제3제어신호 발생회로(30)와; 상기 제1신호와 제2신호와 BUSYLC 신호와 상기 모드 디코더(22)로부터의 신호와 클럭(CLK)에 의해 제2신호와신호와 제2신호와신호를 생성하여신호는 상기 듀얼 포트 램(27)으로,신호는 상기 송신 병직렬 변환회로(24)로 인가하는 제4제어신호로 발생회로(31)와; 상기 제1신호와제2신호를 논리곱하여신호를 생성하고, 이를 상기 레디신호 발생부(26)로 인가하는 제1앤드게이트(32)와; 상기 제1신호와 제2신호와 제3신호를 논리곱하여신호를 생성하고, 이를 상기 듀얼 포트 램(27)으로 인가하는 제2앤드게이트(33) 및; 상기 제1신호와 제2신호를 논리곱하여신호를 생성하고, 이를 상기 듀얼 포트 램(27)으로 인가하는 제3앤드게이트(34)를 포함하는 것을 특징으로 하는 전자교환기의 티디버스 정합회로.In the system, the mode and address serial / parallel conversion circuit 21, the mode decoder 22, the address comparator 23, the transmission parallel / parallel conversion circuit 24, the reception serial / parallel conversion circuit 25, and the ready signal generating circuit 26 And a signal input from the address comparator 23 and the mode decoder 22 in the TID bus matching circuit between the peripheral device 2 of the electronic switch including the dual port RAM 27 and the peripheral device controller 1. And clock (CLK), frame sync By 1st Signal and first A first control signal generating circuit 28 for generating a signal; Is applied from the dual port ram 27 side By signal and clock (CLK) Latch the signal to a second A second control signal generation circuit 29 for generating a signal and a BUSYLC signal; The signal from the mode decoder 22 and the clock CLK and from the ready signal generating circuit 26 3rd by signal Signal and first A third control signal generation circuit 30 for generating a signal; The first Signal and second A second signal by the signal, the BUSYLC signal, the signal from the mode decoder 22, and the clock CLK. Signal and Signal and second Signal and To generate a signal Signal to the dual port RAM 27, The signal is a fourth control signal which is applied to the transmission parallel-serial conversion circuit 24; The first Signal and second By multiplying the signal A first end gate 32 generating a signal and applying the same to the ready signal generator 26; The first Signal and second Signal and third By multiplying the signal A second and gate 33 for generating a signal and applying it to the dual port RAM 27; The first Signal and second By multiplying the signal And a third end gate (34) for generating a signal and applying the same to the dual port RAM (27).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.