Claims (4)
센스 증폭기의 출력을 다음 데이타가 오버라이트 되기 전까지 래치하는 제1래치부; 상기 제1래치부의 데이타를 전달하는 전달부; 클럭에 의해 만들어지는 펄스(K-펄스)가 인가되면, 상기 전달부를 제어하는 트랜스 신호(K-트랜스)를 만드는 펄스 제너레이터; 상기 전달부를 통해 전달되는 데이타를 다음 데이타가 오버라이트 되기전까지 래치하는 제2래치부; 및 상기 제2래치부의 데이타를 외부로 내보내는 출력버퍼를 포함하여 이루어지는 것을 특징으로 하는 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로.A first latch unit for latching an output of the sense amplifier until the next data is overwritten; A transmission unit for transferring data of the first latch unit; A pulse generator for generating a trans signal (K-trans) for controlling the transfer unit when a pulse (K-pulse) generated by a clock is applied; A second latch unit for latching data transferred through the transfer unit until the next data is overwritten; And an output buffer for outputting data to the outside of the second latch unit.
제1항에 있어서, 상기 펄스 제너레이터는 클럭에 의해 만들어진 펄스를 게이트로 인가받고, 전원단자가 드레인에 연결된 PMOS1; 상기 펄스를 게이트로 인가받고, 상기 PMOS1의 소스가 소스에 연결된 NMOS1; 상기 펄스를 지연시켜 사이클 타임을 조정하는 지연부; 상기 지연부의 출력을 반전시키는 인버터; 상기 PMOS1의 소스가 소스에 연결되고, 전원단자가 드레인에 연결되고, 상기 인버터의 출력을 게이ㅌ로 인가받는 PMOS2; 및 상기 NMOS1의 드레인이 소스에 연결되고, 상기 인버터의 출력을 게이트로 인가받고, 접지단에 드레인이 연결된 NMOS2로 구성되는 것을 특징으로 하는 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로.The pulse generator of claim 1, wherein the pulse generator comprises: a PMOS1 receiving a pulse generated by a clock as a gate and having a power terminal connected to a drain; An NMOS1 receiving the pulse as a gate and having a source of the PMOS1 connected to a source; A delay unit for adjusting a cycle time by delaying the pulse; An inverter for inverting the output of the delay unit; A PMOS2 connected to a source of the PMOS1, a power terminal connected to a drain, and receiving an output of the inverter via a cable; And NMOS2 having a drain of the NMOS1 connected to a source, the output of the inverter being applied to a gate, and a drain connected to a ground terminal. 2.
제2항에 있어서, 상기 트랜스 신호는 상기 래치1의 데이타를 래치2로 저장하게 하며, 그 폭으로 사이클 타임을 결정하도록 상기 전달부를 제어하는 것을 특징으로 하는 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로.3. The synchronous memory device of claim 2, wherein the transformer signal stores the data of the latch 1 in the latch 2, and controls the transfer unit to determine a cycle time by the width thereof. Output circuit.
제3항에 있어서, 상기 전달부는 상기 트랜스 신호를 게이트로 인가받고 상기 제1래치부의 출력이 소스에 연결되고, 상기 제2래치부의 입력이 드레인에 연결된 PMOS3; 및 상기 트랜스 신호의 위상을 반전시키는 인버터의 출력을 게이트로 인가받고, 상기 PMOS3의 소스가 소스에 연결되고, 상기 PMOS3의 드레인이 드레인에 연결된 NMOS3로 구성되는 특징으로 하는 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로.4. The display device of claim 3, wherein the transfer unit comprises: a PMOS3 receiving the transformer signal as a gate, an output of the first latch portion connected to a source, and an input of the second latch portion connected to a drain; And an NMOS3 having an output of an inverter for inverting a phase of the transformer signal as a gate, a source of the PMOS3 connected to a source, and a drain of the PMOS3 connected to a drain. Output circuit of the memory element.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.