Claims (4)
마이크로 콘트롤러의 정상적인 동작여부를 검증하기 위한 테스트 회로에 있어서, 중앙처리장치의 데이타버스 및 주소버스를 통하여 진단 롬 테스트 신호를 발생하는 진단 롬 테스트 모드 레지스터 수단; 상기의 진단 롬 테스트 신호가 활성화 되기전까지 전 데이타를 래치하여 상기의 진단 롬 테스트 신호가 활성화 되면 로우논리값을 갖는 제1중간신호를 발생하는 래치수단; 상기의 제1중간신호를 수신하여 제1중간신호의 반전된 신호를 일정 시간이상 지연시킨 제2중간신호를 발생하는 지연수단; 상기의 제1중간신호를 수신하여 이를 반전시킨 진단 롬 테스트 모드 인에이블 신호를 출력하는 제1인버터 및 상기의 제1중간신호와 제2중간신호를 수신하여 부논리합 하여 진단 롬 리세트신호를 발생하는 제1노아게이트를 구비한 것을 특징으로 하는 진단 롬 테스트 모드 인에이블 회로.A test circuit for verifying normal operation of a microcontroller, comprising: a diagnostic ROM test mode register means for generating a diagnostic ROM test signal through a data bus and an address bus of a central processing unit; Latch means for latching all data until the diagnostic ROM test signal is activated and generating a first intermediate signal having a low logic value when the diagnostic ROM test signal is activated; Delay means for receiving the first intermediate signal and generating a second intermediate signal for delaying the inverted signal of the first intermediate signal for a predetermined time or more; A first inverter for receiving the first intermediate signal and outputting the reversed diagnostic ROM test mode enable signal, and receiving the first intermediate signal and the second intermediate signal and performing a negative logic to generate a diagnostic ROM reset signal. And a first NOA gate configured to perform the diagnostic ROM test mode enable circuit.
제1항에 있어서, 정상적인 테스트 모드를 위해 테스트 입력신호와 상기의 리세트신호를 반전시킨 신호를 논리곱하여 정상적인 테스트 모드 인에이블 신호를 발생하는 제1앤드게이트를 더 구비하는 것을 특징으로 하는 진단 롬 테스트 모드 인에이블 회로.The diagnostic ROM of claim 1, further comprising: a first end gate configured to generate a normal test mode enable signal by performing a AND operation on the test input signal and a signal inverted the reset signal for a normal test mode. Test mode enable circuit.
제1항 또는 제2항에 있어서, 지연수단은 마이크로 콘트롤러의 내부클럭신호가 하이일때 상기의 제1중간신호를 수신하고 로우일때 수신된 데이타를 래치하는 제1래치회로, 상기의 내부 클럭 신호가 로우일때 상기의 제1래치회로의 출력을 수신하고 하이일때 수신된 데이타를 래치하는 제2래치회로, 상기의 내부 클럭신호가 하이일때 상기의 제2래치회로의 출력을 수신하고 로우일때 수신된 데이타를 래치하는 제3래치회로 및 상기의 내부 클럭신호가 로우일때 제3래치회로의 출력을 수신하여 제2중간신호를 발생하는 트랜스미션 게이트로 구성된 것을 특징으로 하는 진단 롬 테스트 모드 인에이블 회로.The first latch circuit according to claim 1 or 2, wherein the delay means comprises: a first latch circuit for receiving the first intermediate signal when the internal clock signal of the microcontroller is high and latching the received data when the internal clock signal is low; A second latch circuit that receives the output of the first latch circuit when low and latches the received data when high, and a data that is received when the internal clock signal is high and receives the output of the second latch circuit when high And a third latch circuit for latching and a transmission gate for receiving an output of the third latch circuit and generating a second intermediate signal when the internal clock signal is low.
제3항에 있어서, 제1,2,3래치회로는 마이크로 콘트롤러의 내부 클럭신호에 따라 데이타를 수신하는 트랜스미션 게이트, 상기의 트랜스미션 게이트의 출력을 수신하여 이를 반전시키는 제2인버터, 상기의 제2인버틱의 출력을 수신하여 이를 반전시키며 상기의 반전된 신호가 제2인버터의 입력단과 연결되는 제3인버터로 구성된 것을 특징으로 하는 진단 롬 테스트 모드 인에이블회로.The first and second latch circuits of claim 3, wherein the first, second, and third latch circuits include: a transmission gate for receiving data according to an internal clock signal of a microcontroller; a second inverter for receiving and inverting an output of the transmission gate; A diagnostic ROM test mode enable circuit, comprising: a third inverter receiving the inverted output and inverting the inverted signal, wherein the inverted signal is connected to an input terminal of the second inverter.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.