KR960014805B1 - 브이엠디 구조 및 그 제조방법 - Google Patents

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Abstract

내용없음.

Description

브이엠디(VMD) 구조 및 그 제조방법
제1도는 종래 브이엠디(VMD) 구조도.
제2a도 내지 f도는 종래 브이엠디(VMD) 제조공정도.
제3도는 본 발명 브이엠디(VMD) 구조도.
제4a도 내지 e도는 본 발명 브이엠디(VMD)의 제조공정도.
제5a도 내지 d도는 본 발명 브이엠디(VMD) 다른 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
10,10' : 유리기판 11 : 도전성 캐소드층
12 : 팁 13 : 절연층
14 : 게이트전극 15 : 투명전극
16 : 형광층 17 : 니켈층
18 : 팁층
본 발명은 브이엠디(Vaccum Microelectronios Device : VMD)에 관한 것으로, 특히 전자방출을 하는 팁(Tip)의 제조공정을 간단히 하여 수율을 높이고 제조단가를 낮출 수 있도록 하는 브이엠디(VMD)구조 및 그 제조방법에 관한 것이다.
일반적인 브이엠디(VMD)는 전자가 방출되는 방출부와 전자의 방출을 제어하는 제어부 및 전자의 충돌로 발광이 일어나는 발광부로 이루어져 있으며, 전자의 방출이 일어나기 위해서는 뾰족한 팁(Tip)이 필요한데 이의 재료로는 도전성 캐소드(Conductive Cathode)에서 생성된 전자가 이동되어지기만 하면 되므로 도전성을 띤 어떤 물질로도 가능하다.
현재에는 실리콘(Si) 및 금속종류가 많이 쓰이고 있으며 유리(glass) 위에서는 실리콘(Si)의 사용이 힘들다.
제1도는 종래 브이엠디(VMD) 구조도로서, 이에 도시된 바와 같이 유리기판(10)위에 도전성 캐소드층(110)이 형성되고, 상기 도전성 캐소드층(11) 중앙에 방출부인 팁(12)이 형성됨과 아울러 양쪽에 절연층(13)이 형성되고, 상기 절연층(13) 위에 제어부인 게이트전극(14)이 형성되고, 다른 유리기판(10') 위에 투명전극(15)이 형성되고 상기 투명전극(15)위에 발광부인 형광층(16)이 형성되어 상기 유리기판(10)(10')이 진공상태로 합착된 구조이다.
이와 같이 구성되는 종래의 브이엠디(VMD) 제조방법을 첨부한 제2도를 참조하여 설명하면 다음과 같다.
제2도는 종래 브이엠디(VMD) 제조공정도로서 제2a도에 도시된 바와 같이 유리기판(10)위에 도전성 캐소드층(11), 절연층(13), 게이트전극(14)을 스퍼터링(Sputtering) 및 화학기상증착(CVD)방법으로 연속 증착시킨 다음 상기 게이트전극(14)을 포토마스킹(Photomasking) 작업에 의한 반응성 이온에칭(Reactive Ion Etching : RIE)방법을 사용하여 선택적으로 에칭함으로써 제어부로 사용되는 게이트전극(14) 패턴을 형성한다.
이후, 제2b도에 도시된 바와 같이 패턴형성된 상기 게이트전극(14)을 마스크로 사용하여 습식 화학에칭(Wet Chemical Etching)이나 반응성 이온에칭(RIE)방법으로 절연층(13)을 에칭하게 되는데, 이때 상기 절연층(13)에칭은 오버에칭(Over Etching)하여 팁(Tip)이 뾰족하게 형성되기 위한 공간을 마련해 주어야 한다.
다음 제2c도에 도시된 바와 같이 상기 게이트전극(14) 위에 니켈(Ni)을 증착한 후 패터닝하여 팁층 증착을 위한 가리개막으로 사용되는 니켈층(17)을 형성하고, 상기 니켈층(17) 위에 팁층(18)을 증착하게 된다. 이때 상기 팁층(18)증착은 기판을 회전시키면서 75°각도에서 증발(Evaporation)시켜 증착시키는데 이때 상기 절연층(13)에칭부분에 방출부인 팁(12)이 형성된다.
이와 같이 팁(12)이 형성되면 제2d도와 같이 니켈층(17)으로 전자화학에칭(Electro Chemical Etching)방법으로 에칭하여 니켈층(17)상부의 팁층(18)을 제거한다. 이와 같이 하여 유리기판(10)상에 전자를 방출하는 방출부와 제어부를 형성하게 된다.
이후, 제2e도와 같이 유리기판(10')상에 투명전극(15)을 형성시킨 후 그 투명전극(15) 위에 보론(Phosphor)을 증착한 다음 패터닝하여 발광부인 형광층(16)을 형성한다.
이와 같이 형성된 두개의 유리기판(10)(10')을 제2f도와 같이 어라인(Align)하여 합착시킨 후 진공상태로 만들어주면 제1도와 같은 종래 브이엠디(VMD)가 제조된다.
이와 같이 제조되는 종래 브이엠디(VMD)는 팁(12)에 마이너스(-) 100~1000V를 인가하면 전자가 방출되는데 스크린(screen)쪽, 즉 발광부에 약간의 플러스(+)전압만 인가하여도 전자는 스크린(screen)을 향해 방출되고 형광층(16)에 의해 빛이 발광한다.
한편 게이트전극(14)에 플러스(+)전압을 인가하는 것에 의해 스크린(screen)쪽으로 진행하는 전자를 게이트전극(14)으로 흡수하므로서 발광하지 않게 할 수도 있다.
즉, 팁(12)과 발광부인 형광층(16)에 인가되는 전압을 고정시키고 게이트전극(14)에 인가되는 전압을 변화시키는 것에 의해 광을 발생시키기도 하고 발생시키지 않게 할 수도 있게 된다.
한편, 유리기판(10)(10')사이를 진공상태로 만들어주는 이유는 전자이동을 순수하게 전계(Electric Field)에 의해서만 이동시키기 위해서이다.
그러나 이와 같은 종래 브이엠디(VMD)는 제조공정이 매우 복잡하며, 특히 75°각도에서 증발(Evaporation)하여 팁을 형성하는 과정에서 상당히 높은 난이도 기술을 요하므로 수율이 매우 낮게되고, 또한 니켈층 형성이 추가되어 생산 단가도 높아지는 단점이 있었다.
본 발명은 이러한 단점을 해결하기 위한 것으로 제어부인 게이트전극을 발광부측 기판에 형성하고, 팁을 테이퍼(Taper)에칭방법으로 형성하여 제조공정을 단순화하도록 하는 브이엠디(VMD) 구조 및 그 제조방법을 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명 브이엠디(VMD) 구조도로서, 이에 도시한 바와 같이 유리기판(10) 위에는 도전성 캐소드층(11)을 형성하고, 그 도전성 캐소드층(11) 중앙에 방출부인 팁(12)을 형성하며, 다른 유리기판(10')위에는 투명전극을 형성하고 상기 투명전극(15) 중앙에는 발광부인 형광층(16)을 형성함과 아울러 양쪽에는 절연층(13)과 제어부인 게이트전극(14)을 연속형성하여 상기 유리기판(10)(10')을 진공상태로 어라인하여 구성한다. 이와 같이 구성한 본 발명 브이엠디(VMD) 제조방법을 첨부한 제4도를 참조하여 설명하면 다음과 같다.
제4a도 내지 e도는 본 발명 브이엠디(VMD) 제조공정도로서, 제4a도에 도시한 바와 같이 유리기판(10)상에 도전성 캐소드층(11), 팁층(18)을 차례로 증착한 다음 상기 팁층(18)위에 2㎛×2㎛의 감광막(Photo Resist : PR)패턴을 형성한 후 그 감광막(PR)을 열처리(Baking)하여 도면상의 실선과 같이 가장자리 부분으로 흘러내리게 한다.
이후 변형된 감광막(PR) 패턴으로 에칭가스에 산소(O2)가스를 첨가하여 반응성 이온에칭(RIE)을 실시하면 제4b와 같이 상기 감광막(PR)과 팁층(18)이 동시 에칭되어 상기 도전성 캐소드층(11) 위에 테이퍼에칭(Taper Etching)에 의한 뾰족한 팁(12)이 형성된다.
다음 공정으로 제4c도에 도시한 바와 같이 다른 유리기판(10') 위에 투명전극(15), 절연층(13), 게이트전극(14) 및 감광막(PR)을 연속증착한 후 상기 감광막(PR)을 이용해 상기 게이트전극(14)과 절연층(13)을 패터닝한다.
계속해서 제4d도에 도시한 바와 같이 상기 공정에서 사용된 감광막(PR)을 제거하지 않은 상태에서 기판 전면에 보론(Phosphor)을 도포한 다음 감광막(PR)을 제거하면 발광부인 형광층(16)패턴이 형성되어 진다.
이후 제4e도와 같이 방출부인 팁(12)이 형성된 유리기판(10)과 제어부인 게이트전극(14) 및 발광부인 형광층(16)이 형성된 유리기판(10')을 어라인하여 합착한 후 진공상태로 만들어주면 본 발명 브이엠디(VMD)가 제조된다.
이와 같이 제조한 본 발명 브이엠디(VMD)는 전자방출부인 팁(12)에 마이너스(-) 200~1000V의 전압을 인가하는 것에 의해 팁(12)의 뾰족한 부위에서 전자들이 방출된다.
이때 제어부인 게이트전극(14)과 발광부인 형광층(16)이 일체로 되고, 전자방출부인 팁(12)이 분리되어 있으므로서 쇼트회로(Short Circuit)의 문제를 제거할 수 있다.
한편, 제어부인 게이트전극(14)과 발광부인 형광층(16) 사이에는 전압차가 수볼트에 지나지 않으므로 절연(13)은 두꺼울 필요없이 2000Å정도면 가능하다.
게이트전극(14)과 도전성 캐소드층(11) 사이의 전압차가 없거나 게이트전극(14)의 전압이 높으면 전자는 게이트전극(14)쪽으로 이동하여 발광부인 형광층(16)으로 전자가 이동하지 못하고, 반대로 게이트전극(14)의 전압이 낮으면 전자는 형광층(16)으로 이동함에 따라 빛이 발생하게 된다.
즉, 발광부전압은 고정시킨 상태에서 게이트전극(14)에 인가되는 전압을 변화시킴에 따라 전자의 이동을 제어할 수 있게 된다.
한편, 제5a도 내지 d도는 본 발명 브이엠디(VMD)의 다른 제조공정도로서, 제5a도에 도시한 바와 같이 방출부인 팁(12)형성은 제4a도 및 b도를 참조한다.
이후, 제5b도와 같이 팁(12)이 형성된 도전성 캐소드층(11) 위에 절연층(13)과 게이트전극(14)을 연속증착한 후 포토마스킹(Photomasking) 공정을 통해 상기 게이트전극(14)을 에칭한 다음 패턴된 게이트전극(14)을 마스크를 이용해 절연층(13)을 에칭하여 절연층(13) 패턴을 형성한다.
이후, 제5c도에 도시한 바와 같이 다른 유리기판(10') 위에 투명전극(15)을 증착한 후 그 투명전극(15)위에 발광부인 형광층(16)을 형성한다.
이와 같이 형성된 전기 유리기판(10)(10')을 어리인(Align)하여 합착한 후 진공상태로 만들어주면 제5d도와 같이 공정수가 줄어든 종래의 구조를 갖는 브이엠디(VMD)를 제조할 수 있게 된다.
상기에서 설명한 바와 같이 본 발명은 전자방출부인 팁(Tip)형성이 간단하고, 그에따른 제조공정을 단순화시킬 수 있어 생산수율을 높일 수 있을 뿐만 아니라 생산 단가가 저렴해지는 효과가 있다.

Claims (5)

  1. 유리기판(10')상에 투명전극(15)이 형성되고, 그 투명전극(15) 중앙에는 형광층(16)이 형성됨과 아울러 양쪽에는 절연층(13)과 게이트전극(14)이 차례로 형성되고, 다른 유리기판(10)상에 도전성 캐소드층(11)과 팁(12)이 연속 형성되어 상기 두 유리기판(10)(10')이 진공상태로 합착되어 구성되는 것을 특징으로 하는 브이엠디(VMD) 구조.
  2. 기판위에 투명전극, 절연층, 게이트전극을 차례로 증착한 후 감광막(PR)을 이용하여 상기 게이트전극과 절연층을 식각하는 공정과, 기판 전면에 형광층을 증착하는 공정과, 게이트 전극 위에 남아있는 감광막(PR)을 제거하는 공정과 다른 기판 위에 도전성 캐소드층과 팁을 차례로 형성하는 공정과, 상기 두 기판을 어라인하는 공정으로 이루어지는 것을 특징으로 하는 브이엠디(VMD) 제조방법.
  3. 제2항에 있어서, 팁형성공정은 상기 도전성 캐소드층 위에 팁층을 형성한 후 팁층 위에 감광막(PR) 패턴을 형성하는 공정과, 상기 감광막(PR)을 열처리(Baking)하는 공정과 열처리된 감광막(PR)과 팁층을 반응성 이온에칭(RIE)으로 식각하는 공정을 포함하는 것을 특징으로 하는 브이엠디(VMD) 제조방법.
  4. 기판 위에 도전성 캐소드층을 형성한 후 그 위에 팁을 형성공정과, 상기 팁 위에 절연층과 게이트전극을 연속증착한 후 상기 게이트전극과 절연층을 식각하는 공정과, 다른 기판 위에 투명전극과 형광층을 차례로 형성하는 공정과, 상기 두 기판을 어라인하는 공정으로 이루어지는 것을 특징으로 하는 브이엠디(VMD) 제조방법.
  5. 제4항에 있어서, 팁형성공정은 상기 도전성 캐소드층 위에 팁층을 형성한 후 팁층 위에 감광막(PR) 패턴을 형성하는 공정과 상기 감광막(PR)을 열처리(Baking)하는 공정과, 열처리된 감광막(PR)과 팁층을 반응성 이온에칭(RIE)으로 식각하는 공정을 포함하는 것을 특징으로 하는 브이엠디(VMD) 제조방법.
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* Cited by examiner, † Cited by third party
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CN108414226A (zh) * 2017-12-25 2018-08-17 哈尔滨理工大学 基于特征迁移学习的变工况下滚动轴承故障诊断方法

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