KR960010882B1

KR960010882B1 - 선택 호출 시스템 및 인터리브 신호 발생 방법

Info

Publication number: KR960010882B1
Application number: KR1019920701425A
Authority: KR
Inventors: 이. 넬슨 레너드; 제이.슈웬드먼 로버트; 제이.델루카 마이클; 에프.윌러드 데이빗; 리 앨버트 샌드보스 제리; 브라운 윌리엄 브이
Original assignee: 모토로라 인코포레이티드; 빈센트 비. 인그라시아
Priority date: 1990-01-02
Filing date: 1990-12-18
Publication date: 1996-08-10
Also published as: WO1991010331A1; CA2071207C; JPH05502988A; DE69031463T2; SG43086A1; ES2106773T3; JP2743581B2; US5371737A; CA2071207A1; EP0509020A4; US5168493A; KR920704534A; EP0509020A1; HK1003145A1; ATE158461T1; DE69031463D1; EP0509020B1

Abstract

내용 없음.

Description

선택 호출 시스템 및 인터리브 신호 발생 방법.

제1a, 1b 및 1c도는 본 발명의 양호한 실시예에 사용된 신호 프로토콜의 표시도.

제2도는 본 발명에 따른 위상 인터리브 신호의 양호한 실시예에 대한 도표.

제3도는 본 발명에 따른 선택 호출 네트워크 시스템의 양호한 실시예에 대한 블록선도.

제4a, 4b, 4c 및 4d도는 본 발명에 따른 선택 호출 네트워크 시스템의 엔코더의 동작 플로우챠트.

제5도는 본 발명에 따른 선택 호출 수신기의 블록선도.

제6a 및 6b도는 본 발명에 따른 선택 호출 수신기의 동기화기/위상 선택기에 대한 블록선도.

제7a, 7b, 7c, 7d, 7e 및 7f도는 본 발명에 따른 동기화기/위상 선택기의 동작 플로우챠트.

제8a 및 8b도는 본 발명의 양호한 실시예에 따른 선택 호출 수신기의 동기화 동작에 대한 타이밍 선도.

제9a, 9b 및 9c도는 본 발명의 양호한 실시예에 따른 선택 호출 수신기의 다중 동작에 대한 타이밍 선도.

발명의 분야

본 발명은 일반적으로 선택 호출 시스템(selective call system)에 관한 것으로서, 특히 송신기 및 다수의 선택 호출 수신기를 가지며, 각기 다른 비트 전송 속도로 전송하는 선택 호출 시스템과 함께 사용하기에 적합한 신호 프로토콜(stgnalling protocol)에 관한 것이다.

발명의 배경

선택 호출 메시지의 인구의 증가에 따라, 선택 호출 시스템을 위한 채널 용량은 대도시권에서 부족하게 되어 왔다. 사익 대중성 때문에, 선택 호출 터미널로의 선택 호출 메시지의 입력과 그 터미널로부터 선택 호출 메시지의 전송간에 긴 지연이 초래되었다. 새로운 선택 호출 서비스가 기존 채널에 도입되므로, 기존 선택 호출 채널의 과밀상태가 증대되는 것이 예상된다. 상기 문제점에 대한 하나의 해결책은 선택 호출 메시지에 대하여 할당된 채널수를 증가시키는 것이다. 상기 해결책은 다른 서비스의 형, 예컨대, 육상 이동 및 셀룰러 전화기로부터 더 많은 RF 채널 할당의 요청에 따라 이미 과중한 부담이 지워진 관리 조정 당국에 의해서만 수행될 수 있다. 설령, 새로운 채널이 관리자가 사용할 수 있는 새로운 채널이 구성될지라도, 특정적으로 통화중인 선택 호출 시스템 제공자가 새로운 채널상의 승낙을 얻을 수 있을 것이라는 보장이 없다.

상기 과밀상태에 대한 또다른 해결책은 전송 신호의 보호 속도(즉, 초당 전송된 비트수(bps))를 증가시켜 기존 채널 상에 취급될 수 있는 교통량을 증가시키는 것이다. 상기 해결책은 영국에서 수행되어 왔으며, 여기서, Past Office Code Standardisation Advisory Group(POCSAG)Radio Paging Code No.1이라고 확인된 선택 호출 신호 프로토콜용 비트 전송 속도는 512bps에서 1200bps까지 증가되어 왔다. 불행하게도, 기존 선택 호출 시스템의 채널에서 간단히 도입되는 새로운 1200보오의 선택 호출 수신기는 구형의 512 보오의 유니트가 서비스로부터 철수되고 1200보오의 페이저와 대체되지 않으면 실제로 채널 용량을 증가시키지 못한다. 더욱이, 코드 포맷을 변경함이 없이 단지 보오 속도를 증가시키는 것은 바람직하지 않은 많은 영향을 갖는다. 예컨대, 비트 전송 속도를 각각 배로 하는 동안, 가우스 환경의 페이징 감도는 2 내지 3 데시벨(dB) 만큼 감쇠시킨다. 또한, 비트 전송 속도를 증가시키는 것은 일반적으로 배터리 수명의 단축으로 되는 것보다 빨리 행하도록 선택 호출 수신기내에 디코더를 필요로 한다. 최종적으로, 레일리 페이딩 환경(Rayleigh fading environment)에서 비트율을 각각 배로 하는 동안, 관대히 취급될 수 있는 최대 페이딩 환경 길이는 페이딩 환경에서 6dB 또는 그 이상의 페이징 감도의 손실로 되는 1/2만큼 감소된다. 페이딩 환경에서 상기 감도 손실은 보다 높은 보오 속도에서의 버스트 에러(the burst errors)가 많은 비트에 영향을 미친다는 사실에 기인하여 선택 호출 수신기에 의해 수신된 다수의 그릇된 비트의 증가가 원인이었다. 대다수의 신호 프로토콜은 수신된 다수의 그릇된 비트의 증가가 원인이었다. 대다수의 신호 프로토콜은 수신된 다수의 그릇된 비트가 소정의 수 이하로 하는 한 전송된 정보를 재구성할 수 있는 에러 정정 알고리즘을 갖는다. 수신된 그릇된 비트가 할당된 소정수 이상으로 증가할 때, 수신된 정보는 확실히 재구성될 수 없다.

가우스 잡음 강도의 손실은 비트 전송 속도를 증가시키는 손실이다. 그러나, 페이드 보호의 손실은 비트 인터리빙을 사용하여 극복될 수 있다. 예를들면, 골레이 순차 코드(GSC)에서, POCSAG에 대한 대안 선택 호출 신호 프로토콜, 즉 메시지 정보는 8의 깊이로 인터리브되고 600보오로 전송된 8(15,7) BCH 코드 워드로 이루어져 있다. 이는 페이트 보호의 27msec에 등가인 버스트 에러 보호의 16비트를 제공한다. 1200보오로 페이트 보호의 같은 양을 제공하기 위해 16으로 증가될 인터리빙 깊이를 필요로 한다. 그러나, 인터리브 깊이를 증가시키는 것을 일반적으로 많은 메모리(RAM)가 디인터리버(deinterleaver)용으로 요구되기 때문에, 선택 호출 수신기의 디코더를 복잡하게 한다. 더욱이, 페이드 보호의 일정한 양을 유지하는 동안 다양한 비트 전송 속도에 작용하는 디코더를 구성하는 것이 시도되었다면, 디인터리버는 비트 전송 속도로 각 변화에 따라 재배치되어야 한다.

상이한 전송 속도로 인터리브하는 신호의 한 수행이 유럽 특허 제88-106961/16호에 시사되어 있으며, 유럽특허 공보 제264-205-A(EPA'205)로서 공표되어 있다. EPA'205에 시사된 시스템은 비트전송 속도의 각 변화에 따라서 디인터리버를 재배치함이 없이 상이한 비트 전송 속도의 수신기를 수용하기 상기 비트 전송 속도가 증가될지라도, 버스트 에러에 대해 저항성이다. 하지만, EPA'205 시스템은 보다 높은 보오 속도에 대해 고속 동작으로 추진하도록 선택 호출 수신기의 디코더를 필요로하여 선택 호출 수신기의 배터리에 애해 배터리 효율을 떨어뜨리고 배터리 수명을 단축시킨다.

따라서, 필요로 하게 되는 것은 선택 호출 수신기내의 배터리 수명이 전송이 보다 높은 속도에 기인하여 단축되지 않고 페이징 감도의 손실이 최소화되며 최대 허용 페이트 길이가 감축되지 않는 연속적인 고전송 보오 속도와 함께 연속적으로 보다 깊은 인터리빙 깊이로 선택 호출 시스템 환경의 인터리브하고 디인터리브하기 위한 방법 및 장치이다.

발명의 요약

따라서, 본 발명의 목적은 인터리브 깊이가 페이트 보호의 일정한 양을 유지하기 위하여 보오 속도에 비례하여 변화되는 가변 비트 전송 속도의 선택 호출 시스템을 제공하는 것이다.

본 발명의 또다른 목적은 본질적으로 동일 속도로 동작하고 본질적으로 메모리의 동일 양 및 선택 호출 수신기가 보다 낮은 보오 속도로 하므로, 높은 보오 속도에서 다른 수단을 필요로 하는 선택 호출 수신기의 디코더를 제공하는 것이다.

본 발명의 목적은 또한 긴 배터리 수명으로 되는 배터리 전력 효율을 제공하여 최저 보오 속도에 의해 한정된 최저 속도로 선택 호출 수신기의 디코더가 동작할 수 있도록 하는 것이다.

한 형태로 본 발명의 상기와 다른 목적을 수행함에 따라서, 시분할 다중 선택 호출 메시지에 의해서 선택 호출 시스템내에 전송 신호를 발생시키기 위한 방법이 제공되며 각 메시지는 선택 호출 어드레스를 가지며, 여기서, 시분할 다중 동작은 선택 보오 속도에 응답하여 변화된다.

발명의 상세한 설명

제1a, 1b 및 1c도를 참조하면, 양호한 실시예의 신호 프로토콜(the signalling protocol)은 64개의 로테이팅 프레임(20)의 시스템을 포함한다. 각각의 프레임(20)은 차례로 동기화(sync) 블록(25) 및 18개의 정보 블록(30)을 포함한다. 순환하는 시스템 즉, 전송될 64개의 프레임(20)에 대한 시간은 각 프레임(20)마다 4초가 걸려 256초이다. 정보 블록(30)은 어드레스 및 데이터와, 경우에 따라서는 시스템의 총 정보를 포함한다.

제1b도를 참조하면, 프레임마다 동기화 블록(25)이 소정의 보오 속도로 전송되어 18개의 정보 블록을 해독하는데 필요한 보오 속도 정보를 전송한다. 동기화 블록(25)은 또한 동기화 정보를 포함하여 프레임(20)의 제1정보 블록(30)의 전송 개시를 선택 호출 수신기가 할당하도록 한다. 양호한 실시예에 있어서, 동기화 블록(25)은 코스 비트(coarse bit) 및 프레임 동화 부분(40), 프레임 정보 부분(45)과, 파인 비트(fine bit) 및 프레임 동기화 부분(50)을 포함한다. 동기화 블록은 총 160(msec) 전송 시간동안, 양호한 실시예에서 1200보오 베이스 보오 속도로 발신된 192 비트에 시간상 동일하다. 프레임 정보 부분(45)은 프레임 정보와, 동기화 블록(25)이 나타나는 특정 프레임(20)(제1a도) 상의 다른 정보를 확인하고 공급하는 (32,21) BCH 워드를 포함한다. 제2비트 동기화 부분(50)은 정보 블록 보오 속도로 동기화를 얻기 위해 사용한다.부분(40)은 양호한 실시예에서 1200보오인 신호 프로토콜 베이스 보오 속도(the signalling protocol base baud rate)로 비트 및 프레임 동기화를 포착하기 위해 사용된다.

부분(40)은 양호한 실시예에서 1200보오인 신호 프로토콜 베이스 보오 속도로 비트 및 프레임 동기화를 포착하는데 사용된다. 1 및 0을 교대로 하는 32비트 패턴(52)은 비트 동기화를 포착하기 위해 사용되고, (32,21) BCH 워드 A(54)는 프레임 동기화를 위해 사용되며, 더욱이, 정보 블록이 전송되는 보오 속도로 전송한다. 부수적인 16비트의 I/O패턴(56)은 비트 동기화를 촉진하고, (32,21) BCH 워드 A(58)은 프레임 동기화의 제2기회를 제공하도록 용장도를 위해 사용되고, 보오 속도 정보를 결정하기 위해 사용된다. 양호한 실시예에서, A워드는 3개의 가능 보오 속도중 어느 정보 블록이 전송 되었는지를 나타내는 6워드중 1워드일 수 있다. 즉 A 및 A1은 1200보오를 나타내고, A2 및 A2는 2400보오를 나타내며, A3 및 A3는 4800보오를 나타낸다. 부수적인 코드 워드는 부수적인 가능 보오 속도동안 부가될 수 있다.

부분(56)은 정보 블록 보오 속도로 비트 및 프레임 동기화를 할당하도록 정보 블록의 보오 속도로 전송도니다. 부분(40)의 비트 및 프레임 동기화와 같은 방법으로, 부분(50)은 비트 동기화를 위해 다수의 비트(60) 및 제2다수의 비트(64)를 포함한다. 2개의 16비트 랜덤 패턴C워드, C(62) 및 C(66)는 정보 블록 보오 속도를 프레임 동기화를 할당하돌고 전송된다. 1200보오에서, 다수의 비트(60 및 64)는 각각 8비트를 포함한다. 모든 보오 속도에서, C 및 C를 포함하는 비트의 수는 각각 16비트로 정수를 유지한다. 따라서, 2400보오에 대해 도시된 바와 같이, 비트 동기화 부분(60' 및 64')를 포함하는 비트의 수는 각각 32비트로 증가된다. 4800보오에서, 비트 동기화 부분(60 및 64)을 포함하는 비트의 수는 각각 80비트로 증가된다.

제1c도를 참조하면, 어드레스 및 데이터 정보를 전송하는데 사용된 양호한 실시예의 정보 블록(30)은 8개의 코드 워드(70)의 정보 어레이를 포함한다. 정보 블록의 전송 시간은 전송 보오 속도를 무시하고, 고정된다. 동기화 블록(25)(제1b도)이 총 160(msec) 전송 시간동안 1200보오로 전송 되므로, 18개의 정보 블록(30)은 각각 213(msec)의 전송 시간을 필요로 한다. 각각의 코드 워드(70)의 구조는 에러 검출 및 정정을 위해 제공된 (32,21) BCH로 확장된 (31,21) BCH 코드 워드이고, 당업자에게 잘 공지된 BCH 발생기의 다항식에 의해 계산된 21개의 정보 비트(75) 및 10개의 패리티 비트(80)를 포함한다. 11번째 패리티 비트(85)는 31 비트의 균일한 패리티를 확립한다. 양호한 실시예에 있어서, 동기화 신호 이후의 모든 어드레스 및 데이터 정보 블록은 상기 구조를 이룬다. 대안 실시예가 상이한 구조의 코드 워드를 사용할 수 있다는 것을 이해해야 한다.

정보 어레이는 칼럼으로 전송되며, 따라서 인터리빙 (interleaving)코드 워드(70)은 어레이에 포함된다. 정보 블록의 인터리빙은 16비트 또는 1200보오로, 버스트 에러 보호(코드 워드당 에러 정정의 2 비트를 가정함)의 13(msec)를 제공한다. 인터리브된 코드 워드는 본 명세서에 기술된 양호한 실시예의 신호 프로토콜의 특징이나, 본 발명의 동작에 절대로 필요한 것은 아니다.

그 다음 제2도를 참조하면, 양호한 실시예에서 4개의 위상(90a, 90b, 90c 및 90d)의 사용은 증가된 교통량의 손쉬운 적응을 제공한다. 위상 수가 높은 전송 보오 속도에 적응하도록 증가될 수 있다는 것은 당업자에게 분명하다. 위상 수는 선택 호출 시스템에 의해 가능케 된 베이스 보오 속도의 최대 배수이다. 양호한 실시예에서, 허용된 최대 보호 속도는 4800보오이다.

각 위상은 8 코드 워드(70)를 포함한다. 초기적으로, 본 발명의 신호 프로토콜이 오늘날의 많은 시스템내에 사용된 하부 구조와 호환성이 있는 1200보오의 보오 속도에서 사용되어지는 것이 기대된다. 가입자 수가 증가함에 따라, 보오 속도는 상기 증가에 적응하도록 적어도 4800보오까지 2배로 증가될 것이다. 1200보오에서, 프로토콜은 약 50,000 수문자의 선택 호출 수신기 유저(평균 40문자 메시지 및 유전 시간당 평균 0.15호출로부터 계산됨)까지 유지할 수 있는데 반하여, 4800보오에서, 상기 수는 200,000 수문자의 선택 호출 수신기 유저까지 증가한다. 보오 속도의 변화는 업그레이드(upgraded)될 어떤 개념의 시스템 고정 하부 구조(예컨대, 고속 송신기의 전원, 많은 송신기, (이하에서 기술된 바와 같은) 많은 위상 버퍼 및, 고속 보오 속도의 모뎀)을 필요로 한다. 그러나, 서비스 제공자는 제고자의 상승비에 토대로 될 때, 그들의 고속 보오 속도를 유지하도록 제공자의 시스템을 업그레이드시키는 것을 예상할 수 있다. 서비스 제공자는 기존 고객에게 어떤 불편도 일으킴이 없이 업그레이드시킬 수 있는 것이 바람직하다. 이하에 기술된 선택 호출 수신기는 그들의 선택 호출 수신기에 어떤 변화를 야기하도록 하는 유지를 필요로 함이 없이 업그레이드하도록 서비스 제공자를 할당한다.

4개의 위상 정보 어레이는 위상 수, 즉 전송 보오 속도대 시스템 베이스 보오 속도의 비와 같은 수를 시분할 다중함으로써 칼럼으로 연속적으로 전송된다. 4800보오의 최대 속도의 양호한 실시예에 있어서, 4개의 위상(90a, 90b, 90c 및 90d)은 어레이에 포함된 코드 워드(70)를 인터리빙에 부가하여 다중된다. 예컨대, 제1위상(90a)의 제1정보 워드(70)의 제1비트(75)에는 제2위상(90b)의 제1정보 워드(70)의 제1비트(75)가 뒤따라 전송된다. 같은 방법으로, 제1컬럼(75)의 비트가 전송된다. 그 다음에, 제2컬럼(75)의 비트는 제1위상(90a)의 제1정보 워드(70)의 제2비트를 개시하여 전송된다. 모든 32비트 칼럼도 유사하게 전송된다.

정보 어레이의 전송 시간이 전송 보오 속도를 무시하고 213(msec)로 고정되므로, 정보 블록내에 포함된 코드 워드의 수는 고정 전송 시간을 유지하기 위해 보오 속도에 정비례로 변화된다. 1200보오에서, 정보 어레이는 제1c도에 도시된 바와 같이, 8(32,21) 코드 워드를 포함하며, 2400보오에서, 상기어레이는 16 코드 워드로 구성될 것이며, 4800보오에서, 32코드 워드가 제2도에 도시된 바와 같이 어레이에 포함될 것이다. 페이징 수신기 디코더는 A워드로부터 정보 블록 보오 속도를 결정하고, 제1b도의 프레임 동기화 부분(50)동안, 정보 블록 보오 속도로 동기화하며, 그 다음 보오 속도 및 소정의 정보, 즉 어드레스의 2개의 최하위 비트를 토대로 다중화 정보의 한 위상에만 동작한다. 이와 같이 하여, 신호 프로토콜은 페이저 재호출을 필요로 함이 없이 비트 전송 속도의 증가에 따라 시스템 확장을 가능케 한다. 배수의 비트 전송 속도를 유지하는 것에 더하여, 상기 수배의 전송 속도의 프로토콜은 버스트 에러의 길이에 의하여 버스트 에러 보호의 일정량을 제공하기 위해 구성된다. 인터리빙 깊이가 보오속도에 비례하여 변화되므로, 시간에 의하여 제공된 버스트 보호의 양은 13(msec)로 고정된다.

제3도를 참조하면, 개시된 신호 프로토콜을 지지하기 위한 선택 호출 시스템의 엔코더는 다수이 전화 회선(152)에 연결되어 메시지 발신자로부터 선택 호출 메시지 정보를 수신하는 PBX 터미널(150)를 포함한다. 선택 호출 메시지 정보는 선택 호출 시스템 터미널(154)에 전송된다. 선택 호출 시스템 터미널(154)은 호출 프로세서(155), 프레임/위상 버퍼(156) 및, 프리-프로세서(157)를 구비하고, 이것들은 모두 당업자에게 잘 알려진 시스템 터미널 동작을 동시에 수행하고 또한 선택 호출 메시지 정보를 여러 위상으로 분리하고, 제1C도를 참조하여 상술한 바와 같인 상기 코드 워드를 인터리브하는데 필요한 동작을 수행한다.

호출 프로세서(155)는 선택 호출 메시지 정보를 수신하고, 조사 테이블(158)에 액세스하여 선택 호출 어드레스, 상기 정보에 대한 할당된 위상 및 할당된 프레임을 결정하며, 상기 어드레스, 위상 및 프레임 정보를 구비하는 메시지 정보를 프레임/위상 버퍼(156)에 저장한다. 상기 프레임은 64 순회 프레임(20)(제1a도)이고 위상은 4개의 위상(90a,90b,90c 및 90d) 중 하나이다. 조사 테이블(158)은 시스템 터미널로부터 전성 상태를 수신하는 선택 호출 수신기의 각각에 관한 정보를 저장한다. 조사 테이블내에 저장된 정보는 수신기가 영숫자 데이터를 수신하는지, 숫자 데이터를 수신하는지, 음성 전송 또는 톤 액티베이션 코드(tone activation codes)를 수신하는지이 여부에 대하여 종래의 정보로 될 수 있다. 조사 테이블(158)에 저장된 부수적인 정보는 선택 호출 수신기가 4개의 위상(90a, 90b, 90c 및 90d(제2도)) 중 어느 위상에서 동작하는지를 식별하는 위상 식별 정보와 선택 호출 수신기의 선택 호출 메시지가 전송되는 프레임 또는 프레임들을 식별하는 프레임 식별 정보를 포함한다.

위상 식별 정보는 선택 호출 수신기의 선택 호출 어드레스에 대한 독립 데이터이거나 선택 호출 어드레스에 포함된 정보 비트의 부분 집합(subset)일 수 있다. 본 발명의 장점을 완전히 얻기 위해, 선택 호출 수신기에 할당된 모든 어드레서는 같은 디코딩 위상(decoding phase)을 가져야 한다.디코딩 위상을 식별하기위해 어드레스이 2개의 최하위 비트를 사용하는 것이 좋다. 대안적으로, 각 어드레스와 연관된 전위 숫자 또는 후위 숫자(digit)가 사용될 수 있다. 예컨대, 양호한 실시예에서, 위상 식별 정보는 선택 호울 수신기의어드레스의 2개의 최하위 비트에 의해 지시되어, 양호한 신호 프로토콜이 4개의 가능 위상(90a, 90b, 90c 및 90d(제2도))를 예상하는 바ㅘ 같이, 4개의 가능성(00, 01, 10, 11)을 할달할 수 있다.

프레임/위상 버퍼(156)는 프레임 및 위상마다 액세스를 할당하는 방법으로 메시지 정보를 저장한다. 예컨대, 버퍼(156)의 부분은 각 프레임에 할당될 수 있고, 상기 부분내에서, 보다 작은 부분은 각 채널/위상에 할당될 수 있다. 대안적으로, 메시지 정보는 프레임 및 채널에 의해 참조된 어드레스 정보를 저장하기 위해 따라 챙겨둔 버퍼(156)의 부분과 함께 메시지 정보가 수신되는 순서로 버퍼(156)에 저장될 수 있어, 상기 프레임 및 채널을 구축할 때 상기 메시지 정보가 어드레스되어 추출될 수 있다.

프리-프로세서(157)는 그 다음에 4개의 채널 버퍼중 하나에 프레임의 각 위상의 선택 호출 메시지를 저장한다.

프리-프로세서(157)는 각 프레임에 대한 동기화 블록(25)(제1b도)을 구성하고 그 다음에 프레임의 각 위상에 대한 상술한(제1c도) 인터리브된 8개의 코드 워드 포맷으로 채널을 구성한다. 프리-프로세서(157)는 모든 위상 버퍼(162a,162n,162c 및 162d)의 개시점에서 동기화 블록을 나타내는 비트 패턴을 저장함으로써 처리를 개시하고, 이어서, 4개의 위상 버퍼(162a,162b,162c 및 162d)중 특정의 1개에 상기 프레임의 각 위상을 저장한다. 전송 보오 속도가 4의 계수 이상으로 증가될 것이라면, 엔코더는 4개 이상의 채널 및 위상 버퍼를포함되어지는 것이 당업자에게 분명하다.

요구된 위상 버퍼의 수는 선택 호출 시스템에 의해서 허용된 기본 보오 속도의 최대 배수이다.보오 속도선택기(159)는 동기화 블록(25)을 구성하고 위상 버퍼(162a,162b,162c 및 162d)중 하나에 채널을 할당하여 프르-프로세서(157)로 사용하기위행 선택 호출 시스템 터미널(154)에 보오 속도 정보를 제공한다. 선택 호출 시스템의 서비스 제공자는 전송 보오 속도를 선택할 수 있다.

대안적으로, 프레임의 전송 보오 속도는 교통량 분석기(160)로부터 프레임 보오 속도 선택기(159)까지의 신호에 의해서 결정될 수 있다. 교통량 분석기는 당업자에게 잘 공지된 방법으로 수신된 호출량이나 또는 전송된 메시지량중 어느 하나를 조사함으로서 선택 호출 시스템의 전송 교통량을 분석한다. 선택 호출 시스템의 교통랴이 증가함에 따라, 프레임 보오 속도 선택기(159)는 전송 보오 속도를 증가시킨다. 또한, 교통량 분석기(160)는 특정 프레임의 교통량을 예측하고 프레임에 던송된 정보에 기초하여 특정 프레임에 보오 속도를 할당하도록 프레임 보오 속도 선택기(159)에 신호를 보낸다.

테이블 1은 프리-프로세서(157)에 의해서 인터리브된 코드 워드가 어느 위상 버퍼(162a, 62b, 162c 및 162d)에 할당하는가를 도시한다. 한 실시예에서, 위상은 선택 호출 메시지의 선택 호출 어드레스의 2개의 최하위 2진 비트에 의해서 식별된다.

1200보오에서, 모든 위상이 위상 버퍼(162a)에 할당되어진다. 2400보오에서, 위상은 위상 버퍼(162a) 또는 위상 버퍼(162b)에 상기 2개의 비트 위상 식별 정보의 제1비트에 응답하여 할당되어진다. 그리고 4800 보오에서, 위상은 상기 2개의 비트 위상 식별 정보에 응답하여 4개의 위상 버퍼(162a,162b,162c 및 162d)중 하나에 할당될 것이다.

데이터 스트림 발생기(164)는 4개의 위상 버퍼(162a,162b,162c 및 162d)로부터 수신된 정보를 시분할 다중하여 일련의 데이터 비트 스트림을 형성하며, 이것은 다음에 선택 호출 시스템내에 전송하기 위해 시스템 송신기에 공급된다.

제4a,4b,4c 및 4d도를 참조하면, 3개의 엔코더 동작이 도시되어 있다. 제4a도는 호출 프로세서(155)의 호출 처리 및 메시지 저장 동작을 플로우챠트로 도시하고 있다. 제4b 및 4c도는 프리-프로세서(157)의 정보 블록 구축 및 위상 할당 동작을 플로우챠트로 도시하고 있다. 제4d도는 데이터 스트림 발생기(164)에 의한 신호의 직렬활ㄹ 플로유챠트로 도시하고 있다.

제4a도를 참조하면, 시스템 개시 이후(165), 호출처리 및 메시지 저장 루틴은 터미널 액세스 전화 회선(152)(제3도)중 하나에서 선택 호출 메시지 발신자로부터 호출이 수신되었는지 결정하다. 호출이 전혀 수신되지 않았다면(166), 그 루틴은 유휴 루프로 유휴되어 그 다음 호출을 대기한다. 호출이 수신되었을때(166), 메시지 정보는 호출 처리기(155)(제3도)에 의해 수신된다. 호출이 수신되거나, 메시지 정보가 수신되기 전에 메시지 발신자에 의해서 다른 정보가 제공되는 터미널 액세스 전화 회선은 선택 호출 수신기를 식별하는 조사 테이블(158)(제3도)에 저장된 정보의 특정 어드레스와 선택 호출 메시지를 어떻게 수신하는 가를 결정한다(168). 호출 프로세서(155)는 조사 테이블(158)의 특정 어드레스에서, 선택 호출 수신기의 선택 호출 어드레스, 선택 호출 메시지가 전송되어지는 프레임과, 선택 호출 메시지가 할당되는 위상을 판독한다(169). 선택 호출 메시지는 그 다음에 수신된 메시지 정보에 의해 수행된 선택 호출 어드레스로 구성된다(170). 선택 호출 메시지는 그 다음에 메시지에 할당된 프레임 및 위상에 의해 결정된 방법으로, 프레임/위상 버퍼(156)(제3도)에 저장된다(171). 프레임/위사 버퍼(156)가 각 프레임의 각 위상에 대한 부분으로 분리된다면, 선택 호출 메시지는 메시지가 그속에 저장된 후, 할당된 위상 및 프레임에 의해서 한정된 부분에 저장된다. 프레임/위상 버퍼(156)가 상술한 바와 같이 어드레싱 부분을 갖는다면, 선택 호출 메시지는 최종 메시지가 수신된 후 버퍼(156)의 메시지 부분에 저장되고, 저장된 선택 호출 메시지의 어드레스는 특정 프레임의 특정 위상에 할당된 위치에서 어드레싱 부분에 저장된다. 버퍼(156)내에 선택 호출 메시지를 저장한 후, 유휴 루프로 복귀하여, 그 다음의 호출(166)을 대기한다.

제4b 및 4c를 참조하면, 프리-프로세서(157)내에서, 각 프레임 N에 대한 프레임 구성 루틴은 먼저 프레임 보오 속도 선택기(159)(제3도)로부터 보오 속도 신호를 조사하여 전송 보오 속도를 결정한다. 만약, 보오 속도 신호가 12000보오의 전송 속도를 나타낸다면(172), 프레임 N의 제1, 제2, 제3 및 제4위상에 할당된 선택 호출 메시지는 프레임/위상 버퍼(156)로부터 판독되고 신호 프로토콜에 의해 결정된 방법으로 결합된다(173). 제1인(in)/제1아웃(out) 결합 방법이 사용될 수 있으나, 메시지의 결합은 조사 테이블(158)(제3도)에 저장된 선택 호출 어드레스 또는 다른 정보에 의해서 결정될 수 있다.

결합된 선택 호출 메시지는 하나의 채널 버퍼내에 저장된다(173). 만약, 채널 버퍼내이 선택 호출 메시지의 저장이 그곳에 저장되는 부분적인 메시지로 된다면, 그 정보는 채널 버퍼로부터 삭제되고 그 다음의 적용 프레임내에서 그 선택 호출 메시지가 처리될 것이다. 유휴 워드는 버퍼를 완전히 충전시키도록 채널 1버퍼의 채널 2,3, 및 4버퍼에 부가된다(174).

만약, 보오 속도 신호가 2400보오의 전송속도를 나타낸다면, 프레임 N의 위상 1 및 위상 2에 대한 선택 호출 메시지가 채널 1버퍼내에 판독, 결합, 저장된다(176). 프레임 N의 위상 3 및 4에 대한 선택 호출 메시지가 채널 2버퍼내에 판독 결합되고 저장된다(177). 4채널 버퍼의 빈 부분은 유휴 워드로 충전된다. 같은 방법으로, 보오 속도 신호는 전송 속도가 4800보오인 것을 나타낸다면(178), 프레임 N의 위상 1에 대한 선택 호출 메시지는 채널 1버퍼내에 판독, 결합, 저장되고(179), 프레임 N의 위상 2에 대한 선택 호출 메시지는 채널 2버퍼내에 판독, 결합, 저장되며(180), 프레임 N의 위상 3에 대한 선택 호출 메시지는 채널 3버퍼내에 판독, 결합, 저장되며(181), 프레임 N의 위상 4에 대한 선택 호출 메시지는 채널 4버퍼내에 판독, 결합, 저장된다(182). 4 채널 버퍼이 빈 부분은 유휴 워드로 충전된다(174). 만약, 보오 속도 신호가 1200, 2400, 또는 4800보오 이상의 전송 속도를 나타낸다면, 상이한 신호 프로토콜 구성 방법은 프레임 N정보가 사용되고 프레임 카운터 N는 증가된다(183). 그 다음 처리는 그 다음 프레임을 구성하기 시작하도록 복귀한다.

4채널 버퍼가 충전된 후(174), 프레임 N에 대한 동기화 블록(25)(제1b도)은 프레임 번호 N 및 프레임 보오 속도 선택기(159)(제3도)로부터의 보오 속도 신호로부터 정의된다(184). 동기화 블록(25)은 1200보오의 베이스 보오 속도에 의해서 분할된 보오 속도와 같은 수인 샘플 위상으로 분할된다. 각각의 샘플 위상은 대응 위상 버퍼(162a,162b,162c 또는 162d)의 제1의 192비트에 저장된다(185). 따라서, 전송 속도가 1200보오일 때, 동기화 블록은 위상 버퍼(162a)의 제1의 192비트에 저장된다. 고속 보오 속도에 대하여, 제1의 148비트(부분(40 및 45)(제1b도))는 부분(50)(제1b도)의 특정 샘플 위상에 의해서 수행된 각 위상 버퍼에 저장된다. 각 위상 버퍼내에 저장된 특정 샘플 위상은 메시지의 위상에 동시에 일어나고, 채널/위상 카운터 A는 1로 준비 동작에 들어가게 된다(186).

제1의 8(32,21) BCH 코드 워드는 채널 A 버퍼로부터 판독된다(187). 8 코드 워드는 상술된 바와 같이 (제1c도) 정보 블록(30)을 형성하도록 인터리브되고(188), 상기 인터리브된 정보 블록은 위상 버퍼 A내에 저장되며, 여기서, 위상 버퍼 1은 위상 버퍼(162a)이고, 위상 버퍼 2는 위상 버퍼(162b)이며, 위상 버퍼 3는 위상 버퍼(162c)이고, 위상 버퍼 4는 위상 버퍼(162d)이다(제3도). 만약, 채널 A 버퍼내의 모든 코드워드가 판독되지 않았다면(190), 부수적인 8코드 워드는 판독되고(187), 채널 A 버퍼내의 모든 코드워드가 판독되었다면(190), 카운터 A는 비유휴 워드 정보를 포함하는 모든 채널 버퍼가 각각의 위상 버퍼로 처리 되었는지(즉, A가 베이스 보오 속도에 의해서 분할된 전송 보오 속도로서 한정된 최대 A와 같은가?)를 결정하도록 조사된다(191). 만약, A가 최대 A와 같지 않다면(191), A는 1만큼 증가되고(192), 그 다음 채널이 진행되고 그 속에 포함된 정보가 각각의 위상 버퍼에 저장된다. 카운터 A가 최대 A와 같을때(191), 프레임 카운터 N이 증가되고(193), 공정이 그 다음 프레임을 구성하도록 프레임 구성 루틴의 개시점으로 복귀한다. 이와 같이 하여, 채널 버퍼는 필요한 정보가 버퍼에 읽어들어갈때까지 기록되지 않는다는 것을 이해할 수있을 것이다.

제4d도를 참조하면, 위상 버퍼(162a,162b,162c 및 162d)에 저장된 이터리브된 정보 블록은 일련의 에이타 스트림을 데이터 스트림 발생기(164)(제3도)에 의해서 형헝하도록 서서히 멀티플렉스된다. 먼저, 비트 카운터 A와 위상 카운터 B가 1로 준비 동작에 들어가게 된다(194). 프레임 N에 대하여, 위상 버퍼 B의 비트 A는 시스템 송신기(195)에 보낸 데이터 스트림에 부가된다. 위상 카운터 B는 모든 적용 가능 위상 버퍼(전송 보오 속도에 의해서 결정된 바와 같이)내에 저장된 비트 A가 멀티플렉스되었는지를 결정하도록 최대 위상 카운터의 비교된다(196). 만약, 위상 카운터 B가 최대 위상 카운터와 같지 않다면(196), 카운터 B는 1만큼 증가되고(197), 위상 버퍼 2의 비트 A는 그 다음 위상 버퍼로부터 데이터 스트림(195)에 부가된다. 만약, 위상 카운터 B가 비트 A의 모든 위상이 멀티플렉스되었는지를 나타내는 최대 위상 카운터와 같다면(196), 비트 카운터 A는 모든 적용 가능 위상 버퍼내에 저장된 모든 정보 블록이 멀티플렉스되었는지(198)를 결정하도록 위상 버퍼내에 저장된 비트 수에 비교된다. 만약, 비트 카운터 A가 위상 버퍼내에 저장된 비트의 수와 같지 않다면(198), 카운터 A는 1 만큼 증가되고 위상 카운터 B는 1로 다시 준비 동작에 들어가게 된다(199). 위상 버퍼 1로부터의 그 다음 비트 A는 데이터 스트림에 부가된다(195). 이와 같이 하여, 데이터 스트림은 멀티플렉스된 비트를 구성한다.

만약, 비트 카운터 A가 위상 버퍼내에 저장된 비트수와 같다면(198), 프레임 카운터 N는 증가되고(200), 공정은 그 다음 프레임을 연속하도록 데이터 스트림 발생 루틴의 개시점으로 복귀한다.

당업자에게 분명히 되어지는 바와 같이, 선택 호출 시스템의 엔코더의 여러 루틴의 동기화는 위상 버퍼 어레이(162a,162b,162c 및 162d)에 저장된 데이터 프레임이 그들 버퍼에 새로운 데이터가 저장되기 전에 데이터 스트림 발생기(164)에 의해서 멀티플렉스되는 식으로 타임된다.

그 다음 제5도를 참조하면, 본 발명에 따른 선택 호출 수신기에 있어서, 안테나(202)는 선택 호출 어드레스 및 메시지 정보로 변조된 RF 신호를 수신한다. 상기 신호는 수신기/복조기 회로(203)에 의해서 복조된다. 복조된 신호는 동기화기/위상 선택기(204) 및 마이크로 프로세서(210)에 제공된다. 마이크로 프로세서(210)는 8비트 버스(211)상에 제공된 제어 신호 및 제어정보를 동기화기/위상 선택기(204)의 동작을 제어한다.

동기화기/위상 선택기(204)에 의해서 수행된 동기화 동작은 클록(212)에 동기화된다. 8 비트 버스(211)상에 제공된 제어 정보는 코드 플러그(208)에 저장된 예정된 정보로부터 부분적으로 구성된다. 코드 플러그(208)는 선택 호출 수신기 어드레스와 같은 옵션 및 제어 정보를 저장하기 위해 비휘발성 메모리이다. 양호한 실시예에 있어서, 예정된 정보는 코드 플러그(208)에 저장된 선택 호출 어드레스의 최소한 2 유호 비트이다. 예정된 정보는 대안적으로, 코드 플러그(208)에 여분의 비트를 사용함으로써, 어드레스가 독립적으로 할당된다.

다시 제2도를 참조하면, 32 워드 어레이의 모든 제4로우의 코드 워드는 1 위상을 구성한다. 본 발명에 따른 선택 호출 수신기의 디코더는 코드 워드 정보 어레이를 구성하는 4 위상중 하나만 동작시킨다. 이와 같이 하여, 위상 및 코드 워드 정보 어레이를 한정함으로써, 디코더내에 복잡성이 매우 조금씩 증가함에 따라 버스트 부분의 정해진 양이 성취된다.

또한, 저장의 크기가 필수 조건이므로, 선택 호출 수신기의 크기 및 복잡성은 본질적으로 일정하게 유지하고 실제로는 디코더는 효과적인 1200보오 속도로 동작하도록 계속한다. 따라서, 본 발명은 페이저 재호출을 필요로 함이 없이 비트 전송 속도의 증가에 따라 시스템 확장을 허용하도록 신호 프로토콜 및 적을 페이징 디코더를 사용한다. 더욱이, 다수의 비트 전송 속도를 유지함에도 불구하고, 멀티레이트 프로토콜은 RAM을 유지하고 본질적으로 일정한 디코더의 동작 속도를 유지하도록 구성된다.

마이크로 프로세서(210)는 재구성하고 특정 코드 워드를 디코드하고 당업자에게 잘 알려진 표준 에러 정정 및 검출기술을 적용하며, 상기 디코드하는 것은 동기화기/위상 선택기(204)로부터 제공된 동기화 신호(SYNC SIGNALS) 및 샘플 클록에 의해서 촉진된다. 마이크로 프로세서(210)의 제어 장치(216)는 ON/OFF 제어, 선택 호출 메시지 선택 제어 및 선택 호출 메시지 재호출 제어등 유저 선택 가능 제어를 포함한다. 디코드된 메시지 신호는 출력 장치(220) 또는 저장용 메모리 장치(218) 및 그 출력에 제공된다. 마이크로 프로세서(210)는 또한 당업자에게 잘 알려진 방법으로 경고(222)를 작동시킨다.

제5도에 도시된 형의 선택 호출 수신기의 구성 및 동작의 보다 상세한 설명을 위해, 본 발명과 같은 동일 양수인에게 모두 공통으로 양도된, 미합중국 특허 제4,518,961, 제4,649,538호 및 제4,755,816호를 참조한다.

그 다음 제6도를 참조하면, 동기화기/위상 선택기(204)는 복조된 신호의 상승 및 하강 에지의 출현을 검출하는 에지 검출기(230) 입력의 복조 신호를 수신한다. 에지 검출기(230) 동작은 클록 발생기(212)로부터 나오는 신호와 아울러 마이크로 프로세서(210)로부터 동기화기/위상 선택기(204)에 공급되는 제어 신호들중 하나인 리세트 인에이블 신호에 의해 제어된다. 에지 검출기(230)로부터 나오는 출력은 위상 비교기(232)에 공급되며, 상기 위상 비교기(232)는 검출된 에지를 위상동기 회로에 의해 공급되는 재발생도니 비트 클록과 비교하여 상기 비트 클럭이 검출된 에지보다 앞서는지 또는 뒤서는지 여부를 결정하는 제1차 위상 동기 회로에 활용된다. 위상 비교기(232)는 진상 또는 지상 신호를 프로그램 가능 타이머(234)에 공급한다. 진상 또는 위상 신호에 응답하는 프로그램 가능 타이머(234)는 다음 시간 사이클로부터 약간의 시간 중감량을 부가 또는 삭제한다. 상기 타이머(234)는 통상적으로 매 4클록 사이클마다 펄스를 출력한다. 지상 신호는 6클록 펄스가 하나의 펄스를 출력하도록 상기 타이머(234)는 변경시키고 진상 신호는 매 2클록 사이클마다 하나의 펄스를 출력하도록 변경시킨다.

이 시간의 증감량을 부가 또는 삭제한 후, 프로그램 가능 타이머(234)로부터 나오는 출력은 위상 비교기를 오동작하지 않도록 하기 위하여 사용되고 상기 타이머는 다음의 진상 또는 지상 신호가 새로운 에지검출에 의해 발생될때까지 펄스당 정상적인 4클록 사이클에 따라 동작할 것이다. 프로그램 가능 타이머(234)의 출력은 1200보오 비트 전송 속도의 16배인 정형파이다.

이 16배 클록 신호는 상기 1200보오 비트 전송 속도의 두배인 클록 펄스를 발생시키는 두배의 클록 타이머(238)에 공급되고나서 분할기(240)에 공급되어 비트 클록을 명확하게 규정된 에지에 공급한다. 분할기(240)내의 비트 클록은 위상 비교기(232)의 입력으로 루트되어, 비트 클록이 에지 검출기(230)보다 앞서는지 또는 뒤서는지 여부를 결정한다. 두배의 클록(238)의 펄스 속도는 8비트 타이머 래치(242)의 상위 니블의 4비트에 의해 제어된다. 타이머 래치(242)는 마이크로 프로세서(210)로부터 8비트 데이터 버스(211)상의 데이터를 수신한다. 8비트 타이머 래치내의 데이터는 4비트 데이터 버스상의 데이터를 두배의 클록(238)에 공급하는 4비트 상위 니블 및 4비트 데이터 버스상의 데이터를 샘플 클록 타이머(244)에 제공하는 4비트 하위 니블로 분할된다. 타이머 래치(242)로부터 수신되는 값은 16배의 클록 신호의 얼마나 많은 포지티브 전이가 타이머(238)로부터 출력 펄스를 트리거하기 위하여 두배의 클록 타이머(238)의 입력에 요구되는지를 결정한다. 예를들어, 만일 상위 니블에서 래치된 값이 두배의 클록 타이머(238)가 펄스를 출력할 때 4라면, 다음 펄스는 16배의 클록 신호의 제4포지티브 전이의 입력에 따라서 타이머(238)에 의해 트리거될 것이다.

16배의 클록 신호는 입력으로서 샘플 클록 타이머(244)에 또한 제공된다. 샘플 클록 타이머(244)는 샘플 클록(244) 펄스 속도를 제어하는 8비트 타이머 래치(242)이 하위 니블로부터 4비트를 수신한다. 타이머 래치(242)로부터 수신되는 값은 16배의 클록 신호의 얼마나 많은 포지티브 전이가 상술된 방식으로 샘플 클록 타이머(244)로부터 출력 펄스를 트리거하기 위하여 샘플 클록(244)의 입력에 요구되는지를 결정한다. 샘플 클록의 출력은 프레임 정보(45) 및 인터리브된 정보 블록의 디코딩동안 사용하기 위하여 마이크로 프로세서(210)에 제공된다. 샘플 클록 신호는 마이크로 프로세서(210)로 하여금 복조된 신호가 1200보오, 2400보오 또는 4800보오 여부에 관계없이 초당 1200 비트로 복조되는 신호를 디코드시키도록 한다. 샘플 클록 신호는 동기화 2상관기(246)의 샘플 레지스터(250)에 또한 제공된다. 동기화 2상관기는 복조된 신호를 데이터로서 수신하는 샘플 레지스터(250) 및 8비트 데이터 버스(211)로부터 나오는 데이터를 수신하는 기준 레지스터(248)를 구비한다. 기준 레지스터(248) 및 샘플 레지스터(250)는 에러 카운팅 논리(252)에 공급되며, 상기 논리의 출력은 5비트 크기 비교기(254)의 하나의 입력에 연결된다. 상기 에러 카운팅 논리(252)는 비트 대 비트를 토대로 샘플 레지스터 및 기준 레지스터의 대응 비트를 비교하고 0 부터 16까지의 범위의 5비트 에러 합을 발생시킨다. 8비트 데이터 버스(211)로부터 나온 입력을 수신하는 스레숄드 레지스터(256)는 제2 입력을 비교기(254)에 제공한다.

5비트 크기 비교기(256)는 에러 카운팅 논리(252)에 의해 발생된 에러 카운트 합을 스레숄드 레지스터(256)에 저장된 두 개의 스레숄드값과 비교한다. 본 실시예에서, 스레숄드값은 두 개의 에러까지에 대해서 동기화 2워드의 검출을 허용하도록 세트된다. 따라서, 만일 두 개 또는 그 이하의 에러가 발견되면, 동기화 2워드(즉, C)가 검출되고 비교기로부터 나온 동기화 2출력은 펄스되는 반면에, 만일 14개 이상의 에러가 발견되면, 반전된 동기화 2워드(즉, 반전된 C)가 검출되고 비교기로부터 나온 반전된 동기화 2출력은 펄스될 것이다. 2개의 스레숄드 값, 즉 2(00010), 및 14(01110)의 4개의 최소 유효 비트는 스레숄드 레지스터(256)에 저장되고 최대 유효 비트는 0으로 하드와이어(hardwire)된다. 블록 동기화는 동기화 2 또는 반전된 동기화 2중 하나에 의해 결정될 수 있다. 기준 레지스터(248)는 2개의 9비트 레지스터를 구비하며, 여기서 데이타는 두개의 래치 인에이블 신호에 의해 마이크로 프로세서(210)로부터 특정적으로 래치된다. 스레숄드는 제3제어 신호에 의해 마이크로 프로세서(210)로부터 스레숄드 레지스터(256)에서 래치된다.

제7a, 7b, 7c, 7d, 7e, 및 7f도를 참조하면, 블록 동기화 및 동기화기/위상 선택기(204)의 위상 선택루틴의 순서도는 8개의 갖는 타이머 래치(242)(제 6도)의 데이타를 상위 및 하위 니블(300)로 초기화하므로써 시작된다. 타이머 래치(242)의 상위 니블에 저장되는 값은 두배의 클록(238)이 출력 펄스를 발생시키기 전 카운트되는 16배의 클록 신호 펄스수를 결정하는 반면에, 하위 니블에 저장된 값은 유사하게 샘플 클록 타이머(244)를 제어한다. 이들 타이머는 마이크로 프로세서로부터 인에이블한 후 제1클록 전이에 대한 카운트수로 로드되고, 그후에, 카운터는 각 출력 펄스의 하강 에지상으로 재로드된다. 비트 동기화는 (302)에서 인에이블되고 에지 검출기는 제1데이타 전이(304)를 대기시킨다. 제1전이가 발생한 후(304), 두배의 클록 타이머(238) 및 샘플 클록 타이머(244)는 8비트 타이머 래치(242)(제6도)에 래치된 값에 의해 결정된 펄스 속도로 펄스를 시작한다.

이 제1전이후, 8비트 타이머 래치(242)는 두배의 클록 타이머(238) 및 샘플 클록 타이머(244)의 제1출력 펄스 바로 앞에서 상위 니블에서의 값 8 및 하위 니블(306)에서의 값 16으로 로드된다. 이 조정은 두배의 클록 타이머(238)는 각 비트의 중앙과 에지에 정렬시키고 샘플 클록 펄스를 각 비트 중앙에 정렬시킨다. 제7a도를 또다시 참조하면, 제1의 31비트 데이터 샘플을 계산하는 카운터 동기화 1검색 타이머는 초기에 161과 동일하게 세트된다(310). 다음 비트 데이타 샘플이 수집되고(308), A워드 검색이 포기되기전 검사될 비트 데이터 샘플이 취해지고 완전한 32비트 데이터 워드 샘플이 A워드와 상관되어, 정보 블록이 전송되는 보오 속도를 나타내는 A워드가 전송된 데이터(312)에 나타나는지 여부를 결정한다. 만일 A1 워드가 검출되면(314), 정보 블록 전송 속도는 1200보오이고 카운터 지연 플랙은 48로 세트된다(316). 만일 반전된 A1 워드가 검출되면(318), 정보 블록 전송 속도는 1200보오이고 지연 플랙은 48로 세트된다. (316). 만일 반전된 A1 워드가 검출되면(318), 정보 블록 전송 속도는 1200보오이고 지연 플랙은 제로로 세트된다(320). 마찬가지로, 만일 A2 워드 또는 반전된 A2 워드가 검출되면(322 또는 328), 정보 블록 전송 속도는 2400보오이고 지연 플랙은 48 또는 제로로 각각 세트된다(324 또는 328). 유사하게, A3 워드(330) 또는 반전된 A3 워드(334)의 검출은 보오 속도가 4800보오이고 지연 플랙이 48 또는 제로와 동일하게 각각 세트(332 또는 336)되는지를 결정한다. 만일 A 워드의 어느 것도 32비트 데이터 샘플에서 검출되지 않으면, 동기화 1검색 타이머는 1씩 감쇠된다(338).

동기화 1검색 타이머는 복조된 데이터에서 32비트 A 워드중 하나의 워드를 검색시 검사될 192비트(동기화 블록(제1b도)의 크기)를 고려한다.

동기화 1검색 타이머가 제로와 동일할때까지(340), 마이크로 프로세서는 추가적인 데이터 샘플(312)을 계속 취하고 최근 32비트 데이터 워드샘플을 A 워드와 비교한다. 만일 A 워드가 발견되지 않고 동기화 1검색 타이머가 제로로 감쇠되면(340), 프로세싱은 정보가 선택 호출 수신기(342)에 전송될 다음 프레임을 수신하도록 대기하고 그리고 나서 단계(300)에서 블록 동기화 및 베이스 선택 루틴을 다시 시작한다.

일단 보오 속도가 결정되고 지연이 플랙 세트되면, 루틴을 프레임 정보 워드를 디코드하고 비트 샘플링 속도를 정보 블록 전송 속도로 조정하여야만 한다. 만일 지연 플랙이 제로가 아니라면(344), 비트 샘플은 카운트되고 지연 플랙이 제로와 동일할때까지(344) 지연 플랙은 샘플된 각 비트에 대해 1씩 감쇠된다(346). 지연 플랙이 제로와 동일할때(344), 31비트 데이터 샘플이 수집된다(348). 만일 정보 블록 전송 속도가 2400보오라면(352), 8비트 타이머 래치(242)(제6도)는 상위 니블에서 8로 코드되고 하위 니블(354)에서 12로 로드된다.

만일 정보 블록 전송 속도가 4800보오라면(356), 타이머 래치(242)는 상위 니블에서 8로 로드되고 하위 니블에서 10으로 로드된다(358). 32개 샘플리 수집되고 프레임 정보 워드의 32비트 샘플은 디코드된다(360).

본 발명의 실시예에서, 세 개의 정보 블록 보오 속도가 가능하다. 만일 정보 블록 전송 속도가 2400보오라면(262), 2400보오 동기화 2검색 서브 루틴(364)이 수행된다(제7e도).

만일 정보 블록 전송 속도가 4800보오로 결정되면(366), 4800보오 동기화 2검색 서브 루틴이 수행된다(368)(제7e도).

만일 위 두가지 경우가 아니라면, 정보 블록 전송 속도는 1200보오라 추정되어 1200보오 동기화 2검색 서브 루틴이 수행된다(370)(제7d도). 적당한 동기화 2검색 서브 루틴을 수행한 후, 샘플 클록 신호 위상이 선택되고 샘플 클룩은 초당 1200 비트 보오 속도로 펄스되어, 마이크로 프로세서(372)의 디인터리브 및 블록 디코드 루틴을 제어한다.

제7d도를 참조하면, 1200보오 동기화 2검색 서브루틴(370)은 상위 니블에서 값 8 그리고 하위 니블(374)에서 값 16으로 8비트 타이머 래치(242)(제6도)를 로딩하므로로써 시작된다. 카운터 동기화 2검색 타이머가 48(1200보오에서 동기화 2비트 동기화 부분(50)(제1b도)의 비트 수)로 세트되고(375), 동기화 2상관기는 인에이블된다(376). 샘플 인터럽트가 발생기(377), 샘플된 데이터 비트는 C워드와 비교되는 C 또는 반전된 C가 검출되었는지 여부를 결정한다(378).

만일 C 또는 반전된 C가 검출되지 않았고(378), 동기화 2검색 타이머가 제로와 동일하지 않았다면(379), 동기화 2검색 타이머는 1씩 감쇠되고(380), 5비트 크기 비교기(254)(제6도)는 5비트 크기 비교기(254)(제6도)를 다음 샘플 인터럽트를 대기시킨다(377). 만일 C 또는 반전된 C가 검출되지 않았고(378), 동기화 2검색 타이머가 제로와 동일하다면(379), 프로세싱은 선택 호출 수신기에 대한 정보가 비트 동기화 및 베이스 선택 루틴이 다시 시작되는(300) 시간에서 나타나는 (381) 복조된 신호의 다음 프레임을 대기시킨다.

만일 C워드중 하나의 워드가 검출되고(378) C 워드가 C(382)라면, 프로세싱은 단계(372)의 디인터리브 및 블록 디코드로 복귀시키고(384), 동기화기/위상 선택기(204)로부터 마이크로 프로세서(210)(제6도)로 동기화 2신호를 전송하는 시간에서 34비트에 대해 동기화 블록(25)(제1b도)의 끝까지 지연시킨다(383). 그리고 나서, 샘플 클록은 복조 신호의 각 비트의 중간에서 마이크로 프로세서(210)(제6도)의 비트 샘플 기능을 1200보오 속도로 제어하는 샘플 클록 신호를 발생시킨다.

만일 검출된 C 워드(378)가 C(382)가 아니라면, 즉, 검출된 C워드가 동기 블록(25)의 끝에서 발생하는 반전된 C라면, 단계(372)에서의 블록 동기화 및 위상 선택 루틴으로 복귀시키고 본 기술의 숙련자에게 공지된 바와같이 마이크로 프로세서가 복조된 신호 비트를 샘플링하며, 샘플된 비트를 디인터리빙하고 정보 블록을 디코딩하는 어느 시점에서 반전된 동기화 2신호를 마이크로 프로세서로 전송하기 전에 디인터리브 및 블록 디코드에는 어떤 지연도 존재하지 않는다.

제7e도를 참조하면, 2400보오 동기화 2검색 서브 루틴(364)은 상위 니블에서 값 4 및 하위 니블에서 값 8로 8비트 타이머 래치(242)(제6도)를 로딩하므로써 시작한다(390). 카운터 동기화 2검색 타이머는 96(2400보오에서 동기화 2비트 동기부(50)(제1b도)의 비트 수)으로 세트되고(391), 동기화 2상관기는 인에이블된다(392). 샘플 인터럽트가 발생기(393), 샘플된 데이터 비트는 C워드와 비교되고 C 또는 반전된 C가 검출되었는지(394) 여부가 결정된다.

만일 C 또는 반전된 C가 검출되지 않았고(394), 동기화 2검색 타이머가 제로와 동일하지 않는다면(395), 동기화 2검색 타이머는 1씩 감쇠되고(396), 5비트 크기 비교기(254)(제6도)는 다음 샘플 인터럽트를 대기시킨다(393). 만일 C 또는 반전된 C가 검출되지 않았고(394), 동기화 2검색 타이머가 제로와 동일하다면(395), 프로세싱은 선택 호출 수신기에 대한 정보가 비트 동기화 및 베이스 선택 루틴이 다시 시작하는(300) 시간에서 나타나는(397) 복조된 신호의 다음 프레임을 대기시킨다.

만일 C 워드중 하나가 검출되고(394), C 워드가 C(394)라면, 프로세싱은 48비트(399)에 대해 동기화 블록(25)(제1B도)의 끝까지 지연시키고 동기화기/위상 선택기(204)로부터 마이크로 프로세서(210)(제6도)로 동기 신호를 전송한다.

만일 검출된 C워드가 C(398)가 아니라면, 즉, 검출된 C 워드가 동기화 블록(25)의 끝에서 발생하는 반전된 C라면, 반전된 동기화 2신호를 마이크로 프로세서에 전송하기전 어떤 지연도 존재하지 않는다. 프로세싱은 위상 1/2가 디코드되는지(400)를 결정한다. 만일 위상 1/2가 디코드되지 않는다면(400), 프로세싱은 동기화 타이머 래치(242)(제6도)의 상위 니블을 4로 로딩하고 하위 니블을 16으로 로딩(403)하기전 하나의 샘플 인터럽트를 대기시킨다(402). 이 방식으로 샘플 클록은 복조된 신호의 각 위상 3/4비트의 중간에 마이크로 프로세서(210)(제6도)의 비트 샘플 기능을 제어하는 샘플 클록 신호를 1200보오 속도로 발생시킨다. 만일 위상 1/2가 디코드되면(400), 8비트 타이머 래치(242)는 지연없이도 상위 니블에서 4로 로드되고 하위 니블(403)에서 16으로 로드되어, 샘플 클록이 각 위상 1/2 비트의 중간에서 마이크로 프로세서(210)(제6도)의 비트 샘플 기능을 제어하는 샘플 클록 신호를 1200보오 속도로 발생시킨다. 그리고나서, 프로세싱은 단계(372)에서 블록 동기화 및 위상 선택 루틴으로 리턴시킨다.

제7f도를 참조하면, 4800보오 동기화 2검색 서브 루틴(368)은 상위 니블에서 값 2로 8비트 타이머 래치(242)(제6도)를 로딩하고 하위 니블에서 값 4로 로딩(420)하므로써 시작한다. 카운팅 동기화 2검색 타이머는 192(4800보오에서 동기화 2비트 동기화 부분(50)(제1b도)의 비트 수)로 세트되고, 동기화 2상관기는 인에이블된다(422). 샘플 인터럽트가 발생기(423), 샘플된 데이터 비트는 C워드와 비교되고 C또는 반전된 C가 검출되었는지(424) 여부를 결정한다.

만일 C 또는 반전된 C가 검출되지 않았고(424), 동기화 2검색 타이머가 제로와 동일하지 않는다면(425), 동기화 2검색 타이머는 1씩 검쇠되고(426), 5비트 크기 비교기(254)(제6도)는 다음 샘플 인터럽트를 대기시킨다(423).

만일 C워드중 하나의 워드가 검출되고(424), C 워드가 C(428)라면, 프로세싱은 92비트(429)에 대해서 동기화 블록(25)(제1b도)의 끝까지 지연시키고 동기화기/위상 선택기(204)로부터 마이크로 프로세서(216)(제6도)에 동기화 2신호를 전송한다. 만일 검출된 C워드가 C(398)이 아니라면, 검출된 C워드가 동기 블록(25)의 끝에서 발생하는 반전된 C라면, 반전된 동기화 2 신호를 마이크로 프로세서(210)에 전송하기전 어떤 지연도 존재하지 않는다. 다음에, 프로세싱은 위상 1이 디코드되었는지(430)를 결정한다. 만일 위상 1이 디코드되었다면(430), 8비트 타이머 래치(242)는 지연없이도 상위 니블에서 2 및 하위 니블에서 16으로 로드되어, 샘플 클록이 각 위상 1비트의 중간에서 마이크로 프로세서(210)(제6도)의 비트 샘플 기능을 제어하는 샘플 클로 신호를 1200보오 속도로 발생시킨다. 만일 위상 1이 코드되지 않았고(430), 만일 위상 2가 디코드되었다면, 프로세싱은 동기 타이머 래치(242)(제6도)의 상위 니블을 2로 로딩하고 하위 니블을 16으로 로딩(438)하기전 하나의 샘플 인터럽트를 대기시킨다(431). 이 방식으로, 샘플 클록은 복조된 신호의 각 위상 2비트의 중간에서 마이크로 프로세서(210)(제6도)의 비트 샘플을 제어하는 샘플 클록 신호를 1200 보오 속도로 발생시킨다. 다른 말로서, 마이크로 프로세서(210)는 채널 보오 속도와 관계없이 상기 알고리즘을 이용하여 일정 속도로 데이터를 처리할 수 있다. 만일 위상 1(430) 및 위상 2(432)가 디코드되지 않고 만일 위상 3이 디코드되면(433), 프로세싱은 동기화 타이머 래치(242)(제6도)의 상기 니블을 2로 로딩하고 하위 니블을 16으로 로딩(438)하기전 두 개의 샘플 인터럽트(434)를 대기시킨다. 이 방식으로, 샘플 클록은 복조된 신호의 각 위상 3비트의 중간에서 마이크로 프로세서(210)(제6도)의 비트 샘플 기능을 제어하는 샘플 클록 신호를 1200 보오 속도로 발생시킨다. 마침내, 만일 위상 1(430), 위상 2(431) 및 위상 3(433)이 디코드되지 않으면, 선택 호출 수신기가 위상 4에 따라 디코드되고 프로세싱은 동기화 타이머 래치(242)(제6도)의 상위 니블을 2로 로딩하고 하위 니블을 16으로 로딩(438)하기전 세 개의 샘플 인터럽트를 대기시킨다(435). 이 방식으로 샘플 클록은 복조된 신호의 각 위상 4비트의 중간에서 마이크로 프로세서(210)(제6도)의 비트 샘플 기능을 제어하는 샘플 클록 신호를 1200 보오 속도로 발생시킨다.

제8a도 및 8b도를 참조하면, 각종 시호가 프레임 정보 부분(45)으로부터 동기화 블록(25)(제1b도)의 비트 동기화 부분(50)으로 전이하는 동안을 도시한 것이다. 제8a도를 참조하면, 마이크로 프로세서(210) 및 에지 검출기(230)(제6도)에 입력으로서 수신되는 복조된 데이터(450)를 나타내는 신호가 도시되어 있다. 유사하게, 타이밍 신호는 선(455,460,465 및 470)상에 도시되며, 분할기(240), 타이머(234), 두배의 클록타이머(238) 및 샘플 클록 타이머(244)(제6도) 각각의 출력에서의 신호를 나타낸다. 복조된 데이터 신호의 A워드는 4800 보오의 정보 블록 전송 속도를 표시한다. 프레임 정보 부분으로부터 제2비트 동기화 부분(50)으로의 전이가 시간적으로 도시되어 있다(475).

제8b도를 참조하면, 2400 보오의 정보 블록 전송 속도로 수신된 데이터를 표시하는 유사 신호가 되시되어 있다. 제8a도 및 8b도의 좌측에 도시된 바와같이, 타이머 래치(242)의 상위 니블은 선(465)상에 도시된 두배의 클록(238)으로부터 나온 신호가 16배의 클록 신호(460)의 매 8펄스마다 한 번 펄스되도록 8로 로드된다. 유사하게, 타이머 래치(242)의 하위 니블은 16으로 로드되어, 샘플 클록 타이머(244)가 선(470)상에 도시된 샘플 클록 신호를 16배의 클록신호(460)의 16펄스 대 샘플 클록(470) 1펄스의 속도로 펄스시킨다. 타이머 래치(242)(제6도)는 시간(475)에서 시작하는 동기화 2부분의 전송 보오 속도에 관계없이 단계(360)(제7a도)에서 상위 및 하위 니블값 즉 8 및 16 각각으로 로드된다.

A워드가 단계(354 및 358 (제7c도))에서 동기화 2부분의 보오 속도를 판독할 때, 타이머 래치는 프레임 정보(45)로부터 동기 블록 신호의 동기화 2부분(50)으로 전이하는 동안 샘플 클록 펄스 속도를 조정하는 새로운 값으로 로드된다. 2400 보오 속도(제8b도)에서, 샘플 클록은 동기화 2블록(470')의 제1시간을 펄스하기전 16배의 클록 신호(460)의 12펄스를 대기시킨다. 이들 값은 단계(354)(제7c도)에서 로드된다. 2400 보오 동기화 2검색 서브 루틴(제7e도)의 단계(390)에서, 타이머 래치(242)(제6도)는 상위 니블에서 4로 재로드되고 하위 니블에서 8로 재로드된다. 선(465' 및 470')상에 도시된 바와같이, 두배의 클록 및 샘플 클록은 시간(475)이 경과후 2동기화 신호의 제1펄스에 대한 모든 것을 펄스시킨다. 그후에, 두배의 클록은 샘플 클록의 매 펄스마다 두 번 펄스시킨다. 동일한 방식으로, 동기화 2블록이 전송될때의 선(465 및 470)상에서, 타이머 래치(242)(제6도)의 상위 및 하위 니블은 단계(400)(제7f도)에서 2 및 4 각각으로 로드된다. 2400 보오 신호와 유사하게, 선(465)상의 두배의 클록은 선(470)상에 나타난 샘플 클록의 매 펄스마다 두 번 펄스시키고 그에 따라 동기화된다. 선(470)상의 샘플 클록의 매 펄스는 동기화 블록(25)의 동기화 2부분의 제1비트에서 1 및 0를 교대로 포함하는 선(450)상의 복조된 데이터의 각 비트 중앙에서 샘플된다.

제9a, 9b 및 9c도를 참조하면, 선(450)상의 복조된 데이터 신호, 선(455)상의 데이터 클록, 선(465)상의 두배의 클록 및 샘플 클록 신호가 동기화 블록(25)으로부터 제1정보 블록(30)(제1a도)으로 전이하는 시간에서(480) 정보 블록에 대해 4800 보오 및 1200 보오 각각의 정보 보오 속도로 도시되어 있다. 제9a도를 참조하면, 단계(438)(제7f도)에서 4800 보오 동기화 2검색 서브 루틴에서, 타이머 래치 상위 니블은 값 2로 유지되는 반면에, 하위 니블은 값 16으로 로드된다. 샘플 클록 타이머(244)(제6도)에 제공된 값 16은 샘플 클록 타이머로 하여금 4800 보오 속도로 그리고 각 제4비트의 중간에서 수신되는 대이타의 매 4비트마다 한 번 샘플하기 위하여 샘플 클록 신호를 마이크로 프로세서(210)에 제공시키고 4800 보오 속도로 수신된 데이터의 하나의 위상에 대응한다. 값 16은 샘플수가 선택 호출 수신기를 동작시키는 위상을 결정하는 코드 플러그(208)로부터 마이크로 프로세서(210)에 제공되는 소정 정보에 의해 결정된 것처럼 취해질때까지 타이머 래치(242)의 하위 니블로 로드되지 않는다. 마이크로 프로세서는 소정 정보를 변환시켜 각종 신호를 레지스터 데이터 버스(211)상에 제공한다. 따라서, 위상 1선택 호출 수신기에 대해서, 샘플 클록은 선(482)상에 도시된 바와같이 동작하며, 위상 2선택 호출 수시기는 선(486)상에 도시된 바와같이 샘플 클록을 펄스시키며, 위상 3선택 호출 수신기는 선(486)상에 도시된 바와같이 동작하고 위상 4선택 호출 수신기는 선(488)상에 도시된 바와같이 마이크로 프로세서(210)의 동작을 제어하기 위한 샘플 클록 신호를 갖는다. 이 방식으로, 마이크로 프로세서는 4800 보오 속도로 전송되는 모든 4데이타 비트중 하나의 데이터 비트를 디코드하여, 마이크로 프로세서로 하여금 1200 보오 속도로 디코드시킨다.

동일한 방식으로, 2400 보오 속도로, 값 16은 선택 호출 수신기의 위상에 따라서 선택적으로 로드된다. 위상 1 및 2선택 수신기에 대해서, 샘플 클록 신호는 선(490)상에 도시된 바와같이 동작하고 위상 3 및 위상 4선택 호출 수신기에 대해서, 샘플 클록 수신기는 선(492)상에 도시된 바와같이 동작한다. 이것이 마이크로 프로세서(210)로 하여금 데이터가 2400 보오 속도로 수신될지라도 1200 보오 속도로 디코드하도록 하게 한다.

1200 보오 속도의 정보 블록 전송 속도에서, 모든 네 개의 위상에 대한 샘플 클록 신호는 선(494)(제9c도)상에 도시된 바와같이 동작할 것이다. 새로운 값은 정보 블록 전송 속도 1200 보오가 1200 보오의 동기화 블록 전송 속도와 등가일 때 8비트 나이머 래치(242)(제6도)로 로드되지 않는다.

네 개의 위상에 대한 샘플 펄스 계획은 만일 선택 호출 수신기가 보오 속도를 나타내는 A워드를 부정확하게 디코딩할 때 에러가 발생한다면, 상기 수신기가 고속이라고 추정되도록 할당된다. 본 실시예에서, 선택 호출 수신기는 4800 정보 블록 보오 속도로 추정된다. 그렇게 수행시, 선택 호출 수신기는 비트의 중간이 반드시 필요치 않을지라도 적당한 비트내에서 발생하는 샘플 클록 신호로 적당하게 디코드된다.

Claims

선택 호출 신호 시스템에서 다수의 보오 속도로 선택 호출 메시지의 동시 전송을 할 수 있는 신호를 발생하는 방법에 있어서, 상기 선택 호출 메시지들중 각각의 선택 호출 메시지가 그에 대응하는 다수의 선택 호출 어드레스들중 하나를 갖는 선택 호출 메시지들을 수신하는 단계를 포함하는데, 상기 신호 발생 방법은 다수의 선택 호출 메시지에 응답하여 소정의 시간내에서 수신된 메시지 교통량 밀도를 결정하는 단계와; 다수의 보오 속도중 선택된 하나로 소정의우상수를 포함하는데, 상기 소정의 위상수 및 다수의 보오 속도중 선택된 하나가 상기 메시지 교통량 밀도에 의해서 결정되는 신호를 발생시키도록 선택 호출 메시지를 시분할 다중하는 단계와; 상기 선택 호출 메시지의 각각을 다수의 메시지 비트로서 위상 큐(phase queues)의 수에 기억하는 단계로써, 상기 위상 큐의 수는 소정의 위상수에 대응하고, 선택 호출 메시지가 배치되는 위상 큐는 기억되어 있는 선택 호출 메시지에 대응하는 선택호출 어드레스에 의해서 결정되는 기억 단계와, 상기 위상 큐의 수의 각각으로부터 다수의 메시지 비트의 각각을 위상 큐의 최초의 수에 기억된 다수의 메시지 비트의 제1비트에 의해서 시작하는 시켄스에 직렬적으로 삽입하고, 그후, 위상 큐의 최종의 수에 다수의 메시지 비트의 제1비트를 삽입한 후, 그 다음에 위상 큐의 최초의 수에 다수의 메시지 비트의 제2비트를 삽입하는 랩어라운드 방식(wraparound manner)으로 순차적으로 메시지 비트를 삽입하여 비트 스트림(bit stream)을 구성하는 신호를 발생하는 단계와, 상기 신호를 전송하는 단계를 더 포함하는 것을 특징으로 하는 신호 발생 방법.
제1항에 있어서, 상기 다수의 선택 호출 메시지의 각각을 기억하는 단계는 상기 다수의 선택 호출 메시지의 각각의 메시지 비트를 인터리빙하여 인터리브된 메시지 비트를 형성하는 단계와, 상기 인터리브된 메시지 비트를 상기 위상 큐의 수중 하나에 기억하는 단계를 포함하는 것을 특징으로 하는 신호 발생 방법.
다수의 선택 호출 메시지를 다수의 보오 속두중 선택된 하나로 다수의 선택 호출 수신기에 전송하는데, 다수의 선택 호출 메시지의 각각이 그와 관련된 어드레스를 가지며, 신호를 발생하는 선택 호출 터미널(154)과; 상기 신호를 상기 다수의 보오 속도중 선택된 하나를 전송하는 전송 수단; 및 선택 호출 어드레스를 가진 다수의 선택 호출 수신기를 포함하는데, 상기 다수의 선택 호출 수신기의 각각이 상기 신호를 수신하고 복조하는 수신 수단(203), 및 소정의 정보를 기억하는 메모리(203)를 포함하는 선택 호출 신호 시스템에 있어서, 상기 선택 호출 터미널은 다수의 보오 속도중 하나로 소정의 위상수를 가져 다수의 선택 호출 메시지의 동시 전송을 제공하는 신호를 발생하는 다중 수단(164)를 구비하며, 상기 신호는 시분할 다중으로 발생되어, 다수의 선택 호출 메시지들을 소정의 위상수의 각가에 배치하는데, 상기 배치는 다수의 보오 속도중 선택된 하나와 다수의 선택 호출 메시지의 각각과 관련된 어드레스에 의해서 결정되며, 상기 다수의 선택 호출 수신기는 상기 수신 수단(203)과 상기 메모리(208)에 결합되어, 상기 소정의 정보 및 상기 보오 속도중 선택된 하나에 응답하여 소정의 위상수중 적어도 하나를 회복시키도록 상기 신호를 디멀티 플레싱하는 디멀티플레싱 수단(204)과; 상기 소정의 정보에 응답하여, 선택 호출 메시지를 유도하도록 소정의 보오 속도로 소정의 위상수중 적어도 하나를 디코딩하는 디코딩 수단(210)을 더 포함하는 것을 특징으로 하는 선택 호출 신호 시스템.
제3항에 있어서, 상기 신호는 다수의 보오 속도중 선택된 하나를 나타내는 보오 속도 신호를 더 포함하는 것과, 상기 디코딩 수단은 상기 소정의 정보 및 보오 속도 신호에 응답하여 소정의 보오 속도로 소정의 위상수중 적어도 하나를 디코딩하는 것을 특징으로 하는 선택 호출 신호 시스템.
제3항에 있어서, 상기 멀티플레싱 수단은 상기 소정의 위상수에 대응하는 다수의 위상 큐로서, 그 위상 큐의 수의 각각이 다수의 선택 호출 메시지중 하나 이상을 기억하는 다수의 위상 큐와; 다수의 선택 호출 메시지중 하나 이상 메시지가 위상 큐의 어느 수에 다수의 선택 호출 메시지의 각각의 어드레스에 응답하여 기억되는지를 결정하는 큐 결정 수단과; 위상 큐의 수의 각각으로부터 직렬적으로 다수의 선택 호출 메시지의 비트를 위상 큐의 최초의 수에 기억된 제 1비트에 의해서 시작하는 시켄스에 시분할 멀티플레싱하고, 그후 위상 큐의 최종의 수에 기억된 제1비트를 선택한후, 그다음에 상기 위상 큐의 최초의 수에 기억된 제2비트를 삽입하는 랩어라운드 방식으로 비트중 하나를 순차적으로 선택하여 상기 신호를 발생하는 비트 선택 수단을 포함하는 것을 특징으로 하는 선택 호출 신호 시스템.
제5항에 있어서, 상기 위상 큐의 수는 다수의 보오 속도중 선택된 하나에 의해서 결정되는 것을 특징으로 하는 선택 호출 신호 시스템.
제5항에 있어서, 상기 큐 결정 수단은 선택 호출 어드레스의 각각에 대해 위상 큐 표시 수단을 포함하는 조사 테이블인 것을 특징으로 하는 선택 호출 신호 시스템.
제3항에 있어서, 상기 선택 호출 터미널은 메시지 정보를 수신하는 입력 수단과; 상기 메시지 정보를 인터리빙하여 선택 호출 메시지를 형성하는 인터리빙 수단을 더 포함하는 것을 특징으로 하는 선택 호출 신호 시스템.
제3항에 있어서, 상기 메시지 정보는 전송을 위한 선택 호출 메시지를 형성하도록 인터리브되는 것과, 상기 디코딩 수단은 상기 신호로부터 소정의 위상수중 적어도 하나를 추출하는 위상 추출 수단; 소정의위상 수의 적어도 하나로부터 선택 호출 메시지의 비트를 디인터리빙하는 디인터리빙 수단; 메시지 정보를 유도하기 위하여 선택 호출 메시지를 디코딩하는 처리 수단을 포함하는 것을 특징으로 하는 선택 호출 신호 시스템.
다수의 보오 속도중 선택된 하나로 전송된 신호를 수신하고, 다수의 선택 호출 메시지의 동시 전송을 제공하기 위해 다수의 위상을 갖는데, 상기 신호를 수신 및 복조하는 수신기 수단(203); 소정의 정보를 기억하는 메모리 수단(208)을 포함하는 선택 호출 수신기에 있어서, 수신된 신호는 다수의 보오 속도중 선택된 하나로 소정의 위상수를 갖고 다수의 선택 호출 메시지들을 소정의 위상수의 각각의 내에 배치하는데, 상기 배치가 다수의 보오 속도중 선택된 하나와 다수의 선택 호출 메시지의 각각과 관련된 정보에 의해서 결정되도록 시분할 멀티플레싱을 사용하여 발생되는 것과, 상기 선택 호출 수신기는 상기 수신기 수단(203) 및 상기 메모리 수단(208)에 결합되어, 소정의 정보와 다수의 보오 속도중 선택된 하나에 응답하여, 소정의 위상수중 적어도 하나를 회복시키도록 상기 신호를 디멀티플레싱하는 디멀티플레싱 수단(204); 및 상기 소정의 정보에 응답하여 선택 호출 메시지를 유도하도록 소정의 보오 속도로 소정의 위상수중 적어도 하나를 디코딩하는 디코딩 수단(210)을 더 포함하는 것을 특징으로 하는 선택 호출 수신기.
제10항에 있어서, 상기 다수의 선택 호출 메시지의 각각과 관련된 정보는 선택 호출 어드레스 정보이고, 상기 소정의 정보는 상기 선택 호출 어드레스 정보의 적어도 일부를 포함하는 것을 특징으로 하는 선택 호출 수신기.
제10항에 있어서, 상기 신호는 제1데이타 보오 속도로 전송되는 것과, 상기 수신 수단은 상기 제1데이터 보오 속도를 갖고 소정의 위상수내에 정리된 다수의 제1 비트를 포함하는 제1비트 스트림 정보를 회복시키도록 제1데이타 보오 속도로 수신된 신호를 수신하고 복조하며, 상기 디코딩 수단은 선택 호출 메시지를 유도하도록 제2데이타 보오 속도로 제1비트 스트림 정보를 디코드시키며, 상기 제2데이타 보오 속도는 상기 제1데이타 보오 속도와 다르며, 상기 선택 호출 수신기는 상기 수신기 수단, 및 N이 정수이고 제2데이타 보오 속도로 분할된 제1데이타 보오 속도와 동등하면, 다수의 제1비트의 모든 N비트중 제 1비트만을 디코딩하는 상기 디코딩 수단에 연결된 제어 수단을 더 포함하는 것을 특징으로 하는 선택 호출 수신기.
제12항에 있어서, 상기 제2데이타 보오 속도는 거의 일정하고, 상기 제1데이타 보오 속도는 가변값을 갖는 것을 특징으로 하는 선택 호출 수신기.
제13항에 있어서, 상기 디코딩 수단은 제1비트 스트림 정보를 처리하기 위해 디코딩 알고리즘을 사용하는 디코더를 포함하며, 상기 디코딩 알고리즘은 제1데이타 보오 속도의 값과 무관계로 거의 일정하게 유지하는 것을 특징으로 하는 선택 호출 수신기.
제12항에 있어서, 상기 수신기 수단은 다수의 제2비트를 포함하는 제2비트 스트림 정보를 회복시키도록 제2데이타 보오 속도로 제2신호를 더 수신하여 복조시키며, 상기 디코딩 수단은 데이터 정보를 유도하도록 제2데이타 보오 속도로 다수의 제2비트의 모든 비트를 디코드시키는 것을 특징으로 하는 선택 호출 수신기.
제10항에 있어서, 상기 신호는 다수의 보오 속도로 전송되는데, 상기 다수의 보오 속도의 각각이 소정의 보오 속도의 정수배이며, 상기 신호는 제1부분 및 제2부분을 가진 동기화 정보를 더 포함하며, 상기 선택 호출 수신기는, 소정의 보오 속도로 복조된 신호의 동기화 정보의 제1부분을 처리하여 상기 신호에 대한 코스 비트(coarse bit) 및 프레임 동기화를 획득하고, 소정의 보오 속도와 다른 다수의 보오 속도중 하나로 동기화 정보의 제2부분을 처리하여 상기 신호에 대한 파인 비트(fine bit) 및 프레임 동기화를 획득하는 동기화 수단을 더 포함하며, 상기 디코딩 수단은 소정의 보오 속도와 다른 다수의 보오 속도중 하나에 따라서 상기 신호를 디코드하는 것을 특징으로 하는 선택 호출 수신기.
제16항에 있어서, 상기 동기화 수단은 상기 제1부분에 응답하여 소정의 보오 속도와 다른 다수의 보오 속도중 하나로 상기 제2부분을 처리하는 것을 특징으로 하는 선택 호출 수신기.
제17항에 있어서, 상기 제1부분은 보오 속도 정보를 구비하며, 상기 동기화 수단은 상기 보오 속도 정보에 응답하여 소정의 보오 속도와 다른 다수의 보오 속도중 하나로 상기 제2부분을 처리하는 것을 특징으로 하는 선택 호출 수신기.
제17항에 있어서, 상기 제1부분은 보오 속도 정보를 구비하며, 상기 디코딩 수단은 상기 보오 속도 정보에 응답하여 상기 신호를 디코드하는 것을 특징으로 하는 선택 호출 수신기.