Claims (8)
반도체 소자 제조방법에 있어서, 게이트 전극을 형성한 후 감광막을 도포하고 드레인 지역이 노출되도록 상기 감광막을 패터닝한 다음 LDD이온을 주입하여 저농도 불순물 영역을 형성시키는 단계와, 상기 단계로부터 제1산화막을 형성한 후 스페이서 식각하여 상기 드레인 지역의 게이트 전극 측벽에 제1산화막 스페이서를 형성시킨 다음 펀치 쓰루우 스톱 이온을 주입시켜 상기 저농도 불순물 영역 하부에 펀치 쓰루우 스토퍼를 형성시키는 단계와, 상기 단계로부터 제2산화막을 형성한 후 스페이서 식각하여 상기 제1산화막 스페이서 상부에 제2산화마 스페이서를 형성시키는 단계와, 상기 단계로부터 상기 감광막을 제거시킨 후 전체 상부면에 고농도 불순물 이온을 주입하여 고농도 불순물 영역을 형성시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.In the method of manufacturing a semiconductor device, after forming a gate electrode, applying a photoresist film, patterning the photoresist film to expose the drain region, and then implanting LDD ions to form a low concentration impurity region, and forming a first oxide film from the step And etching the spacers to form a first oxide spacer on the gate electrode sidewall of the drain region, and then implanting punch through stop ions to form a punch through stopper under the low concentration impurity region; Forming a second oxide spacer on the first oxide spacer by etching the spacer after forming an oxide layer, and removing the photosensitive layer from the step, and then implanting high concentration impurity ions into the entire upper surface to form a high concentration impurity region Characterized in that consisting of Method of manufacturing a conductor element.
제1항에 있어서, 상기 펀치 쓰루우 스토퍼는 펀치 쓰루루 스톱이온이 1017cm-3이하의 농도로 주입되며, 접합깊이는 드레인 접합깊의 80 내지 90%인 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the punch-through stopper is implanted at a concentration of 10 17 cm −3 or less, and the junction depth is 80 to 90% of the drain junction depth. .
제1항에 있어서, 상기 저농도 및 고농도 불순물 영역은 n형 불순물 이온으로 이뤄지며, 상기 펀치 쓰루우 스토퍼는 P형 불순물 이온으로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the low concentration and high concentration impurity regions are made of n-type impurity ions, and the punch-through stopper is made of P-type impurity ions.
반도체 소자 제조방법에 있어서, 게이트 전극을 형성한 후 감광막을 도포하고 드레인 지역이 노출되도록 상기 감광막을 패터닝한 다음 LDD이온을 주입하여 저농도 불순물 영역을 형성시키는 단계와, 상기 단계로부터 상기 감고아막을 제거한 후 전체 상부면에 산화막을 형성시키고 전면식각 공정을 진행하여 상기 게이트 전극 양측벽에 제1산화막 스페이서를 형성시킨 다음 고농도 불순물 이온을 주입하여 소오스 및 드레인 지역에 고농도 불순물 영역을 형성시키는 단계와, 상기 단계로부터 다시 전면식각 공정을 진행하여 제2산화막 스페이서를 형성시킨 다음 감광막을 도포하고 드레인 지역이 노출되도록 상기 감광막을 패터닝한 후 펀치 쓰루우 스톱이온을 주입시켜 상기 저농도 불순물 영역 하부에 펀치 쓰루우 스토퍼를 형성시킨 다음 상기 감광막을 제거시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.In the method of manufacturing a semiconductor device, after forming a gate electrode, applying a photoresist film, patterning the photoresist film so that the drain region is exposed, and then implanting LDD ions to form a low concentration impurity region, and removing the dried film from the step After forming an oxide film on the entire upper surface and performing a full-etch process to form a first oxide spacer on both side walls of the gate electrode, and implanting high concentration impurity ions to form a high concentration impurity region in the source and drain regions; From the step, the entire surface etching process is performed again to form a second oxide spacer, and then the photoresist is coated and the photoresist is patterned so as to expose the drain region. After forming a photosensitive film Method of manufacturing a semiconductor device, characterized in that consisting of a step of removing.
제4항에 있어서, 상기 제1산화막 스페이서 형성을 위한 전면식각공정은 노출된 실리콘 기판 및 폴리실리콘층 상부에 상기 산화막이 소정두께 잔류되는 시점까지 진행되는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 4, wherein the entire surface etching process for forming the first oxide layer spacer is performed until the oxide layer remains a predetermined thickness on the exposed silicon substrate and the polysilicon layer.
제4항에 있어서, 상기 제2산화막 스페이서 형성을 위한 전면식각공정은 노출된 실리콘 기판 및 폴리실리콘층 상부에 잔류된 산화막이 제거되는 시점까지 진행되는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 4, wherein the entire surface etching process for forming the second oxide layer spacer is performed until the oxide layer remaining on the exposed silicon substrate and the polysilicon layer is removed.
반도체 소자에 있어서, 펀치 쓰루우 현상을 방지하기 위하여 제1산화막과 제2산화막으로 이루어지는 이중스페이서를 사용한 단채널 MOS트랜지스터 구조를 갖는 반도체 소자.A semiconductor device having a short channel MOS transistor structure using a double spacer composed of a first oxide film and a second oxide film in order to prevent punch through phenomenon.
제7항에 있어서, 상기 MOS트랜지스터의 소오스 및 드레인 영역이 비대칭형의다른 구조로 형성되되 드레인 구조가 3층의 접합으로 이루어지는 것을 특징으로 하는 반도체 소자.8. The semiconductor device according to claim 7, wherein the source and drain regions of the MOS transistor are formed in another asymmetrical structure, and the drain structure is a junction of three layers.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.