KR960008837A - 셀 데이터 감지증폭기가 배치된 메모리소자 - Google Patents

Abstract

본 발명은 메모리 셀의 데이터가 비트라인에 실리고 이의 데이터를 감지증폭하는 감지증폭부에 P-MOS TR과 N-MOS TR이 있을 때 N-MOS TR은 셀 어레이부의 한쪽에 있어서 감지증폭하여 열 디코더 출력에 의해 감지증폭선 데이터를 데이터라인에 실으며 셀 어레이부의 다른 한쪽에는 P-MOS TR로 구성되는 감지증폭부가 있어서 비트라인에 실린 데이터를 감지증폭하도록 셀 어레이부를 사이에 두고 N-MOS TR부와 P-MOS TR부로 감지증폭부가 분리 배치된 것으로서 감지증폭부의 면적을 감소시켜 칩 사이즈를 감소시키는 메모리소자에 관한 것이다.

Description

셀 데이타 감지증폭기가 배치된 메모리소자

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 의한 P형, N형 MOS가 분리된 감지증폭부와 셀 어레이 블록의 배치도.

제4도는 본 발명에 의한 P, N형 MOS가 감지증폭부와 셀 어레이 블록의 연결 회로도이다.

Claims (6)

1. 메모리 셀이 데이터가 비트라인에 실리고 이의 데이터를 감지증폭하는 감지증폭부에 P-MOS TR과 N-MOS TR이 있을 때 N-MOS TR은 셀 어레이부의 한쪽에 있어서 감지증폭하여 열 디코더 출력에 의해 감지증폭된 데이터를 데이터라인에 실으며 셀 어레이부의 다른 한쪽에는 P-MOS TR로 구성되는 감시증폭부가 있어서 비트라인에 실린 데이터를 감지증폭하도록 셀 어레이부를 사이에 무고 N-MOS TR와 P-MOS TR부로 감지증폭부가 분리 배치된 구조된 것을 특징으로 하는 셀 데이터 감지증폭부가 배치된 메모리소자.
2. 제1항어1 있어서, 상기 N-MOS 감지증폭부는 양측의 셀 어레이부에 공통으로 연결되어 있으며 게이트에 선택신호를 받는 N-NOS에 의해 분리되어 있으며, 좌측의 선택신호가 들어오면 좌측 셀 어레이의 비트라인이 N-MOS 감지증폭부에 연결되며, 우측의 선택신호가 들어오면 우측 N-MOS가 "온"되고, 좌측 N-NOS가 "오프"되게 구성된 것을 특징으로 하는 메모리 소자.
3. 제1항에 있어서, 상기 P-MOS 감지증폭부는 각각의 셀 어레이에 모두 있게되어 선택신호를 받지 않도록 구성된 것을 특징으로 하는 메모리소자.
4. 메모리 셀의 데이터가 비트라인에 실리고 이의 데이터를 감지증폭하는 감지증폭부에 PNOS TR과 NMOS TR이 있을때 NMOS TR은 셀 어레이부의 한쪽에 있어서 감지증폭하여 열 디코더 출력에 의해 감지증폭된 데이터를 데이터라인에 실으며 셀 어레이부의 다른 한쪽에는 PMOS TR로 구성되는 감지증폭부가 있어서 비트라인에 실린 데이터를 감지증폭하도록 셀 어레이부를 사이에 두고 NMOS TR과 PMOS TR부로 감지증폭부가 분리 배치되면서 NMOS TR부와 PNOS TR부가 각자 두쌍의 비트라인을 공유하면서 이들 두쌍의 비트라인은 선택 신호에 의해 두쌍의 비트라인 중 하나를 연결하도록 되어 있는 구조를 갖는 것을 특징으로 하는 셀 데이터 감지증폭부가 배치된 메모리 소자.
5. 제4항에 있어서, 상기 비드라인을 이퀄라이즈시키는 회로가 NMOS TR로 구성되어서 NMOS 감지증폭부에 있는 것을 특징으로 하는 메모리소자.
6. 제4항에 있어서, 상기 비트라인을 이퀄라이즈시키는 회로가 PMOS TR로 구성되어서 PMOS 감지증폭부에 있는 것을 특징으로 하는 메모리소자.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.