KR960007955Y1

KR960007955Y1 - Interrupt input apparatus of plc

Info

Publication number: KR960007955Y1
Application number: KR2019940024634U
Authority: KR
Inventors: 양성운
Original assignee: 엘지산전 주식회사; 이희종
Priority date: 1994-09-24
Filing date: 1994-09-24
Publication date: 1996-09-19
Also published as: KR960012067U

Abstract

요약 없음No summary

Description

PLC's interrupt input device

제1도는 종래 피엘씨의 인터럽트 입력장치 회로도1 is a circuit diagram of a conventional PLC interrupt input device

제2도는 본 고안 피엘씨의 인터럽트 입력장치 회로도2 is a circuit diagram of the interrupt input device of the present invention

제3도는 제2도에 있어서, 각부 파형도3 is a waveform diagram of each part in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 씨피유FF1-FF32 : 플립플롭10: CPI FF1-FF32: flip flop

NOT1-NOT16 : 인버터OR1-OR18 : 오아 케이트NOT1-NOT16: Inverter OR1-OR18: Ora Kate

AND1 : 앤드 게이트AND1: AND gate

본 고안은 피엘씨의 인터럽트 입력장치에 관한 것으로, 특히 한 플립플롭을 통해 동일 입력이 연속적으로 입력될 시, 입력펄스 폭이 짧아도 이를 입력으로 감지할 수 있게 한 피엘씨의 인터럽트 입력장치에 관한 것이다.The present invention relates to an interrupt input device of PL. In particular, when the same input is continuously input through one flip-flop, it is related to the interrupt input device of PL that enables the input pulse to be detected even if the input pulse width is short. .

피엘씨의 인터럽트 입력장치란 어떤 입력이 들어올때 그 입력을 빠른 시간안에 감지하여 고속으로 어떤 프로그램을 처리하기 위해서 사용되는 특수한 입력장치를 말한다.PI's interrupt input device is a special input device that is used to process a program at a high speed by detecting the input as soon as it is input.

피엘씨의 일반 입력장치가 최소한 수 msec의 펄스폭을 유지하여야만 입력이 감지되는 것과는 달리 인터럽트 입력장치는 수 μsec~수십 μsec의 펄스폭만 유지하여도 입력이 감지되는 특수한 입력 장치이다.Unlike inputs that are detected only when the common input device of PLC maintains pulse width of at least several msec, interrupt input device is a special input device that detects input even if the pulse width of several μsec to several ten μsec is maintained.

이러한 종래 피엘씨의 인터럽트 입력장치는 제1도에 도시된 바와 같이 입력신호(IN1-IN16)의 상승에지에서 데이타 신호(D1-D16) 및 인터럽트 신호(INT1-INT16)를 출력하는 플립플롭(FF1-FF16)과, 상기 플립플롭(FF1-FF16)의 인터럽트 신호(INT1-INT16)를 앤드조합하여 출력하는 앤드 게이트(AND1)와, 상기 앤드 게이트(AND1)의 출력에 따라 상기 플립플롭(FF1-FF16)의 데이타 신호(D1-D16)를 통한 데이타 값을 읽은 후 상기 플립플롭(FF1-FF16)을 클리어 시키기 위한 제어신호(CD-CD3)를 출력하는 씨피유(10)와, 상기 씨피유(10)의 제어신호(CD0-CD3)에 따라 해당 플립플롭(FF1-FF16)에 클리어 신호(CLR1-CLR16)를 출력하는 디코더(20, 30)로 구성된다.The conventional FLC interrupt input device has a flip-flop FF1 that outputs a data signal D1-D16 and an interrupt signal INT1-INT16 at the rising edge of the input signals IN1-IN16 as shown in FIG. -FF16, an AND gate AND1 for performing an AND combination of the interrupt signals INT1-INT16 of the flip-flops FF1-FF16, and the flip-flop FF1- in accordance with the output of the AND gate AND1. After reading the data values through the data signals D1-D16 of the FF16, the CPI 10 for outputting the control signal CD-CD3 for clearing the flip-flop FF1-FF16, and the CPI 10 The decoders 20 and 30 output the clear signals CLR1 to CLR16 to the corresponding flip-flops FF1 to FF16 according to the control signals CD0 to CD3.

이와 같이 구성된 종래 회로의 작용에 관하여 설명하면 다음과 같다.Referring to the operation of the conventional circuit configured as described above is as follows.

입력신호(IN1)중 상승에지에서 플립플롭(FF1)은 하이 신호를 출력하는데, 이 신호는 인버터(NOT1)를 통해 로우 신호로 반전되어 인터럽트 신호(INT1) 및 데이타 신호(D1)로 출력된다.On the rising edge of the input signal IN1, the flip-flop FF1 outputs a high signal, which is inverted into a low signal through the inverter NOT1 and output as an interrupt signal INT1 and a data signal D1.

이하, 다른 플립플롭(FF2-FF16)도 같은 동작을 한다.Hereinafter, the other flip-flops FF2-FF16 perform the same operation.

이에 따라, 상기 인터럽트 신호(INT1-INT16)를 앤드 조합하는 앤드 게이트(AND1)는 입력신호 중 하나라도 '로우'신호가 있으면 '로우'신호를 출력하는데 이는 씨피유(10)에 인터럽트 신호(CPU-INT)로 인가된다.Accordingly, the AND gate AND1 for AND-combining the interrupt signals INT1-INT16 outputs a 'low' signal when any one of the input signals has a 'low' signal, which is an interrupt signal (CPU-). INT).

상기 앤드 게이트(AND1)로부터 인터럽트 신호(CPU-INT)가 발생되면 씨피유(10)는 먼저, 각 데이타 신호(D1-D16)를 읽은 후 인터럽트 신호가 발생된 해당 플립플롭을 클리어 시키기 위한 제어신호(CD0-CD3)를 출력한다.When the interrupt signal (CPU-INT) is generated from the AND gate AND1, the CPI 10 first reads each data signal D1-D16 and then clears a control signal for clearing the corresponding flip-flop where the interrupt signal is generated. Output CD0-CD3).

상기 씨피유(10)로 부터 제어신호(CD0-CD3)를 입력받은 디코더(20, 30)는 해당 플립플롭(FF1-FF16)에 클리어 신호(CLR1-CLR16)를 출력하여 그 플립플롭을 클리어 시킨다.The decoders 20 and 30 that receive the control signals CD0-CD3 from the CPI 10 output a clear signal CLR1-CLR16 to the corresponding flip-flops FF1-FF16 to clear the flip-flops.

그러나 이와 같은 종래의 회로는 플립플롭을 클리어 시키기 위해 씨피유에서 각각의 제어신호를 출력해야만 하였고, 입력 데이타가 들어오면 이를 분석하고 그 입력 데이타가 래치되어 있는 플립플롭을 클리어 시킨 후에만 다시 입력신호를 감지할 수 있기 때문에 입력신호가 연속적으로 입력될 경우에는 입력펄스의 폭이 길어야만 감지할 수 있고 이에 따라 응답시간이 길어지는 문제점이 있었다.However, such a conventional circuit had to output each control signal from CPI to clear the flip-flop, analyze the input data when it comes in, and then again input the input signal only after clearing the flip-flop with the input data latched. If the input signal is continuously input because it can be detected, only the width of the input pulse can be detected, there is a problem that the response time is long.

본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 입력을 감지한 후 2번의 리드동작을 통해 현재까지 래치된 데이타를 리드함과 동시에 플립플롭을 클리어 할 수 있게 하여 입력신호가 연속적으로 들어올 경우 입력펄스의 폭이 짧아도 이를 감지할 수 있는 피엘씨의 인터럽트 입력장치를 제공하는데 있다.The purpose of the present invention is to solve the conventional problem, after detecting the input, through the two read operations to read the data latched up to the present, and at the same time to flip the flip-flop input when the input signal continuously enters It is to provide the interrupt input device of PLC that can detect the short pulse width.

상기 본 고안의 목적을 달성하기 위한 피엘씨의 인터럽트 입력장치는 입력신호(IN1-IN16)의 상승에지에서 인터럽트 신호(INT1-INT16)를 출력하는 플립플롭(FF1-FF16)과, 상기 플립플롭(FF1-FF16)의 인터럽트신호(INT1-INT16)를 앤드조합하여 인터럽트(CPU-INT)신호로 출력하는 앤드 게이트(AND1)와, 상기 플립플롭(FF1-FF16)의 출력신호를 입력받아 이를 리드신호(READ1)에 따라 출력하여 데이타 신호(D1-D16)로 출력하는 플립플롭(FF17-FF32)과, 상기 앤드 게이트(AND1)의 인터럽트 신호(CPU-INT)에 따라 리드신호(READ1)를 출력하고 상기 플립플롭(FF17-FF32)의 데이타 신호(D1-D16)에 따라 리드신호(READ2)를 출력하는 씨피유(10)와, 상기 플립플롭(FF17-FF32)의 데이타 신호(D1-D16)와 상기 씨피유(10)의 리드신호(READ2)를 오아링하여 상기 플립플롭(FF1-FF16)의 클리어 단자에 인가하는 오아 게이트(OR1-OR16)로 구성한다.In order to achieve the object of the present invention, PLC's interrupt input device includes a flip-flop (FF1-FF16) for outputting an interrupt signal (INT1-INT16) at the rising edge of the input signal (IN1-IN16), and the flip-flop ( The AND gate AND1 outputs the interrupt signal INT1-INT16 of the FF1-FF16 as an interrupt (CPU-INT) signal and the output signal of the flip-flop FF1-FF16. The read signal READ1 is output in accordance with the flip-flops FF17-FF32 for outputting in accordance with READ1 and outputting the data signals D1-D16, and the interrupt signal CPU-INT of the AND gate AND1. The CPI 10 outputting the read signal READ2 according to the data signals D1-D16 of the flip-flops FF17-FF32, the data signals D1-D16 of the flip-flops FF17-FF32, and the data signal D1-D16. ORA gates OR1-OR16 that ring the read signal READ2 of the CPI 10 and apply it to the clear terminal of the flip-flop FF1-FF16. Constructs.

이하, 본 고안의 작용 및 효과를 일실시예를 도시한 제2도 및 제3도를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the operation and effects of the present invention will be described in detail with reference to FIGS. 2 and 3 showing one embodiment.

입력신호(IN1-IN16)중에 상승에지가 발생하면 이를 클럭단자(CK)에 입력받는 플립플롭(FF1-FF16)은 출력단자(Q)를 통해 '하이'신호를 출력하는데, 이 '하이'신호는 인버터(NOT 1)를 통해 '로우'신호로 반전되어 출력됨과 아울러 플립플롭(FF17-FF32)의 입력단자(D)에 입력된다.When the rising edge occurs among the input signals IN1-IN16, the flip-flop FF1-FF16, which is inputted to the clock terminal CK, outputs a 'high' signal through the output terminal Q, which is a 'high' signal. Is inverted into a 'low' signal through the inverter NOT 1 and is input to the input terminal D of the flip-flops FF17 to FF32.

상기 인터럽트 신호(INT1-INT16)는 앤드 게이트(AND1)를 통해 앤드 조합되어 씨피유(10)에 인터럽트 신호(CPU-INT)로 인가된다.The interrupt signals INT1-INT16 are AND-combined through the AND gate AND1 and are applied to the CPI 10 as the interrupt signal CPU-INT.

상기 인터럽트 신호(CPU-INT)를 입력받은 씨피유(10)는 0번지를 리드한다. 그러면 오아 게이트(OR17)를 통해 리드신호(READ1)가 출력되어 플립플롭(FF17-FF32)의 클럭(CK)단자에 입력된다.The CPI 10 that receives the interrupt signal CPU-INT reads address 0. FIG. Then, the read signal READ1 is output through the OR gate OR17 and input to the clock CK terminal of the flip-flops FF17 to FF32.

이에 따라 플립플롭(FF17-FF32)은 출력단자(Q)를 통해 '로우'신호를 출력하는데, 이는 씨피유(10)에 데이타 신호(D1-D16)로 입력됨과 아울러 오아 게이트(OR1-OR16)의 일측 입력단자에 입력된다.Accordingly, the flip-flops FF17 through FF32 output a 'low' signal through the output terminal Q, which is input to the CPI 10 as the data signals D1-D16 and is connected to the OR gates OR1-OR16. It is input to one input terminal.

상기 데이타 신호(D1-D16)를 입력받은 씨피유(10)는 입력된 데이타를 분석한 후 1번지를 리드한다. 그러면 오아 게이트(OR18)를 통해 리드신호(READ2)를 출력한다. 이 리드신호(READ2)는 오아 게이트(OR1-OR16)의 타측 입력단자에 입력된다.CPI (10) receiving the data signals (D1-D16) reads address 1 after analyzing the input data. Then, the read signal READ2 is output through the OR gate OR18. The read signal READ2 is input to the other input terminal of the OR gates OR1-OR16.

이에 따라 오아 게이트(OR1-PR16)는 '로우'신호를 각 플립플롭(FF1-FF16)의 클리어 단자(CLR)에 인가한다. 이로 인해 플립플롭(FF1-FF16)은 클리어되어 다음 입력신호를 래치한다.Accordingly, the OR gates OR1-PR16 apply a 'low' signal to the clear terminal CLR of each flip-flop FF1-FF16. This causes the flip-flops FF1-FF16 to be cleared to latch the next input signal.

이와 같이 동작하는 본 고안의 작용을 구체적인 예를들어 설명하면 다음과 같다.Referring to the concrete example of the operation of the present invention to operate as described as follows.

예를들어 제3도의 (가)(라)에 도시한 바와 같은 입력신호(INPUT1, 16)가 플립플롭(FF1-FF16)에 입력 되었다면 먼저, 플립플롭(FF1)이 입력신호(IN1)의 상승에지에서 '하이'신호를 출력하고 이는 인버터(NOT1)를 통해 제3도의 (나)에 도시한 바와 같이 '로우'신호로 반전되어 인터럽트 신호(INT1)로 출력됨과 아울러 플립플롭(FF17)의 입력단자(D)에 입력된다.For example, if the input signals INPUT1 and 16 are inputted to the flip-flops FF1 to FF16 as shown in FIG. 3A, the flip-flop FF1 is raised to the input signal IN1. At the edge, it outputs 'high' signal, which is inverted to 'low' signal through inverter NOT1 and output as interrupt signal INT1 as shown in (B) of FIG. 3, and input of flip-flop FF17. It is input to the terminal D.

상기 인터럽트 신호(INT1)가 '로우'가 되면 이를 앤드 조합하는 앤드 게이트(AND1)의 출력도 '로우'가 되면서 씨피유(10)에 인터럽트 신호(CPU-INT)를 출력한다.When the interrupt signal INT1 becomes 'low', the output of the AND gate AND1 that AND-combines it also becomes 'low' and outputs the interrupt signal CPU-INT to the CPI 10.

상기 인터럽트 신호(CPU-INT)를 입력받은 씨피유(10)는 제3도의 (사)에 도시한 바와 같이 리드신호(READ1)를 출력하는데, 이는 플립플롭(FF17)의 클럭신호(CK)로 입력된다. 이에 따라 플립플롭(FF17)은 '로우'신호를 출력하는데 이는 씨피유(10)에 데이타 신호(D1)로 입력됨과 아울러 오아 게이트(OR1)의 일측 입력단자에 입력된다.The CPI (10) receiving the interrupt signal (CPU-INT) outputs a read signal (READ1) as shown in FIG. 3 (G), which is input as the clock signal CK of the flip-flop FF17. do. Accordingly, the flip-flop FF17 outputs a 'low' signal, which is input to the CPI 10 as a data signal D1 and to one input terminal of the OR gate OR1.

상기 데이타 신호(D1)를 입력받은 씨피유(10)는제3도의 (아)에 도시한 바와 같은 리드신호(READ2)를 출력하는데 이는 오아 게이트(OR1)의 타측 입력단자에 입력된다. 이에 따라 오아 게이트(OR1)는 '로우'신호를 플립플롭(FF1)의 클리어 단자(CLR)에 출력한다. 이로 인해 플립플롭(FF1)은 클리어 되는 또 다른 입력신호를 래치할 준비를 한다.The CPI 10 receiving the data signal D1 outputs a read signal READ2 as shown in FIG. 3A, which is input to the other input terminal of the OR gate OR1. Accordingly, the OR gate OR1 outputs a 'low' signal to the clear terminal CLR of the flip-flop FF1. As a result, the flip-flop FF1 prepares to latch another input signal to be cleared.

제3도의 (라)에 도시한 바와 같이 입력신호(IN1) 보다 조금 늦게 입력된 입력신호(IN16)가 플립플롭(FF16)의 클럭단자(CK)에 입력되면 그 플립플롭(FF16)은 출력단자(Q)를 통해 '하이'신호를 출력하는데 이는 인버터(NOT2)를 통해 '로우'신호로 반전되어 앤드 게이트(AND1)를 통해 씨피유(10)에 인터럽트 신호(INT16)로 입력됨과 아울러 플립플롭(FF32)의 입력단자(D)에 입력된다.As shown in (d) of FIG. 3, when the input signal IN16 input a little later than the input signal IN1 is input to the clock terminal CK of the flip-flop FF16, the flip-flop FF16 is output terminal. (Q) outputs a 'high' signal, which is inverted to a 'low' signal through the inverter (NOT2), is input to the CPI (10) through the AND gate (AND1) as an interrupt signal (INT16), and a flip-flop ( It is input to the input terminal D of FF32.

이때, 상기 첫번째 리드신호(READ1)에 의해 플립플롭(FF32)가 출력을 하지 않으면 즉, 입력단자(D)에 입력되는 신호를 래치하지 못하면 상기 리드신호(READ2)에 의해서 플립플롭(FF16)은 클리어 되지 않는다. 그 대신 다음 리드신호(READ1)가 입력되면 플립플롭(FF32)은 '로우'신호를 출력하여 씨피유(10)에 데이타 신호로 입력함과 아울러 오아 게이트(OR16)의 타측 입력단자에 입력한다.In this case, when the flip-flop FF32 does not output by the first read signal READ1, that is, when the signal input to the input terminal D cannot be latched, the flip-flop FF16 is read by the read signal READ2. It is not cleared. Instead, when the next read signal READ1 is input, the flip-flop FF32 outputs a 'low' signal to the CPI 10 as a data signal and to the other input terminal of the OR gate OR16.

다시말하면 입력신호(IN1-IN16)에 따른 데이타를 동시에 클리어 할 경우 실제 입력으로 받아 들여진 데이타가 있는 플립플롭만 클리어 한다.In other words, when the data according to the input signals IN1-IN16 are cleared at the same time, only the flip-flop containing the data received as the actual input is cleared.

그리고 한 입력단자를 통해 입력신호가 연달아서 들어올 경우에도 그 입력신호가 리드신호(READ1)의 하강 에지로부터 리드신호(READ2)의 상승에지 까지의 길이보다 큰 펄스폭만 유지해 주면 연달아 인식이 가능하다.In addition, even when an input signal is continuously input through one input terminal, the input signal can be continuously recognized if the input signal maintains a pulse width larger than the length from the falling edge of the read signal READ1 to the rising edge of the read signal READ2. .

이상에서 상세히 설명한 바와 같이 본 고안은 입력신호가 여러개 일 경우 리드신호만으로 입력신호를 래치한 플립플롭을 클리어 할 수 있고 한 플립플롭을 통해 입력신호가 연속적으로 입력되더라도 소정펄스 폭만되면 입력으로 인식할 수 있는 효과가 있다.As described in detail above, the present invention can clear the flip-flop latching the input signal with only the read signal when there are several input signals, and even if the input signal is continuously input through one flip-flop, the predetermined pulse width can be recognized as the input. It can be effective.

Claims

The flip-flops FF1-FF16 for outputting the interrupt signals INT1-INT16 at the rising edges of the input signals IN1-IN16 are AND-combined with the interrupt signals INT1-INT16 of the flip-flops FF1-FF16. The AND gate AND1 outputs the interrupt (CPU-INT) signal and the output signal of the flip-flop FF1-FF16 and receives the output signal according to the read signal READ1 and outputs the data signal D1-D16. The read signal READ1 according to the flip-flop FF17-FF32 and the interrupt signal CPU-INT of the AND gate AND1, and the data signals D1-D16 of the flip-flop FF17-FF32. The flip signal 10 outputting the read signal READ2, the data signals D1-D16 of the flip-flops FF17-FF32, and the read signal READ2 of the CPI 10, and the flip line. An interrupt input device of a PLC comprising an OR gate (OR1-OR16) applied to a clear terminal of a flop (FF1-FF16).