Claims (2)
반도체기판과; 상기 반도체기판 소정영역에 형성된 제1트렌치; 상기 제1트렌치 측벽의 기판부위에 형성된 불순물의 접합영역으로 이루어진 스토리지노드와 제1트렌치 측벽에 형성된 유전체막 및 제1트렌치내에 매립되어 형성된 플레이트전극으로 이루어진 커패시커; 상기 제1트렌치 하부에 형성된 제2트렌치; 상기 제2트렌치내에 형성된 소자격리영역; 상기 소자격리영역 양측에 형성된 형성영역; 상기 각각의 활성영역에 형성된 제3트렌치; 상기 제3트렌치 측벽에 형성된 게이트절연막; 상기 게이트절연막상에 형성된 수직형태의 트랜지스터 게이트전극; 상기 제3트렌치 하부에 형성된 드레인영역; 상기 활성영역의 기판표면부위에 형성되며 상기 커패시터 스토리지노드와 연결된 소오스영역; 상기 트랜지스터 게이트전극 상부에 절연층을 개재하여 형성되며 상기 각각의 활성영역에 형성된 각각의 드레인영역을 연결하는 폴리실리콘 패드를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.A semiconductor substrate; A first trench formed in a predetermined region of the semiconductor substrate; A capacitor comprising a storage node formed of a junction region of impurities formed on a substrate portion of the first trench sidewall, a dielectric film formed on the first trench sidewall, and a plate electrode embedded in the first trench; A second trench formed under the first trench; An isolation region formed in the second trench; Formation regions formed on both sides of the device isolation region; Third trenches formed in the active regions; A gate insulating layer formed on sidewalls of the third trenches; A vertical transistor gate electrode formed on the gate insulating film; A drain region formed under the third trench; A source region formed on a substrate surface of the active region and connected to the capacitor storage node; And a polysilicon pad formed on the transistor gate electrode with an insulating layer interposed therebetween to connect respective drain regions formed in the active regions.
반도체기판 소정영역에 제1트렌치르 형성하는 공정과, 상기 제1트렌치 내벽의 기판부위에 불순물을 도핑하여 커패시터 스토리지노드를 형성하는 공정, 상기 제1트렌티 하부에 제2트렌치를 형성하는 공정, 상기 제2트렌치내에 소자격리막을 형성하는 공정, 상기 제1트렌치 측벽에 커패시터 유전체막을 형성하는 공정, 상기 제1트렌치내에 플레이트전극을 형성하는 공정, 상기 플레이트전극상부에만 선택적으로 제1절연층을 형성하는 공정, 상기 제1 및 제2트렌치 양측 기판영역에 제3트렌치를 형성하는 공정, 기판의 도전형과 반대 도전형의 불순물을 이온주입하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트절연막에 게이트,전극형서을위한 도전층을 형성하는 공정, 상기 도전층을 소정의 게이트전극패턴으로 패터닝하는 공정, 기판의 도전형의 반대 도전형의 불순물을 고농도로 이온주입하여 상기 제3트렌치 하부와 기판 표면부위에 각각 드레인영역과 소오스영역을 형성하는 공정, 기판 전면에 제2절연층을 형성하는 공정, 상기 제2절연층을 선택적으로 식각하여 제3트렌치 하부에 형성된 드레인영역을 노출시키는 콘택홀을 형성하는 공정, 기판 전면에 폴리실리콘을 증착하는 공정, 상기 폴리실리콘층을 패터닝하여 상기 콘택홀을 통해 상기 드레인영역과 접속되는 폴리실리콘패드를 형성하는 공정, 기판 전면에 제3절연층 및 평탄화층을 차례로 형성하는 공정, 상기 평탄화층 및 제3절연층을 선택적으로 식각하여 상기 폴리실리콘패드의 소정부분을 노출시키는 콘택홀을 형성하는 공정, 기판 전면에 금속을 증착하고 패터닝하여 상기 콘택홀을 통해 폴리실리콘패드와 연결되는 금속배선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.Forming a first trench in a predetermined region of the semiconductor substrate, forming a capacitor storage node by doping an impurity in a portion of the inner wall of the first trench, forming a second trench under the first trench; Forming a device isolation film in the second trench, forming a capacitor dielectric film on the sidewalls of the first trench, forming a plate electrode in the first trench, and selectively forming a first insulating layer only on the plate electrode. Forming a third trench in the substrate region on both sides of the first and second trenches, ion implanting impurities of a conductivity type opposite to that of the substrate, forming a gate insulating film on the entire surface of the substrate, and the gate Forming a conductive layer for gate and electrode form on the insulating film, Patterning the conductive layer into a predetermined gate electrode pattern, Substrate Forming a drain region and a source region in the lower portion of the third trench and the surface of the substrate, respectively, by forming a second insulating layer on the entire surface of the substrate; Selectively etching the insulating layer to form a contact hole exposing a drain region formed under the third trench, depositing polysilicon on the entire surface of the substrate, patterning the polysilicon layer to form the drain region through the contact hole Forming a polysilicon pad in contact with the substrate; forming a third insulating layer and a planarization layer on the entire surface of the substrate; and selectively etching the planarization layer and the third insulating layer to expose a predetermined portion of the polysilicon pad. A process of forming a contact hole, depositing and patterning a metal on the entire surface of the substrate to connect the gold to the polysilicon pad through the contact hole A method for fabricating a semiconductor memory device that comprises the step of forming a wiring according to claim.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.