JP2613077B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に係り、より詳細には、トレン
チキャパシタ型セル構造を持つものであるが、スタック
トキャパシタ型セル構造である１トランジスタ１キャパ
シタ型のDRAMセル構造の製造方法に関し、 蓄積容量が大きくでき、セルフアラインによる微細化
構造により高集積化が達成できる半導体装置の製造方法
を提供することを目的とし、 半導体基板（11）に溝を形成する工程と、前記溝内に
絶縁性材料（12）を埋め込む工程と、前記半導体基板
（11）を選択的に除去し、前記絶縁性材料（12）を露出
させる工程と、前記露出した絶縁性材料（12）の側壁に
キャパシタを形成する工程とを有することを特徴とする
半導体装置の製造方法を含み構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a method for manufacturing a semiconductor device, and more specifically, a 1-transistor 1-capacitor DRAM having a trench-capacitor cell structure and having a stacked-capacitor cell structure. A method of manufacturing a cell structure, which aims to provide a method of manufacturing a semiconductor device capable of increasing storage capacity and achieving high integration by a miniaturized structure by self-alignment, and forming a groove in a semiconductor substrate (11). Embedding an insulating material (12) in the groove; selectively removing the semiconductor substrate (11) to expose the insulating material (12); 12) a step of forming a capacitor on the side wall of the semiconductor device.
本発明は、半導体装置の製造方法に係り、より詳細に
は、トレンチキャパシタ型セル構造を持つものである
が、スタックトキャパシタ型セル構造である１トランジ
スタ１キャパシタ型のDRAMセル構造の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a one-transistor one-capacitor DRAM cell structure having a trench capacitor type cell structure and having a stacked capacitor type cell structure. .
従来、半導体メモリとして、１つの記憶セルが１個の
トランジスタと１個のキャパシタから構成されるDRAM
（ダイナミックRAM）があり、それの高集積化が研究さ
れている。DRAMのセル構造については、小面積で大きな
蓄積容量を得るために数多くの方法が提案されている
が、代表的なものとしては、プレーナ型、スタックトキ
ャパシタ型、トレンチキャパシタ型等が知られている。Conventionally, as a semiconductor memory, a DRAM in which one storage cell is composed of one transistor and one capacitor
(Dynamic RAM) is being studied for higher integration. Regarding the DRAM cell structure, many methods have been proposed to obtain a large storage capacity in a small area. Typical examples include a planar type, a stacked capacitor type, and a trench capacitor type. I have.
しかし、従来のプレーナ形セル構造のDRAMでは、高集
積化がきわめて難しくなってきている。また、スタック
トキャパシタ型構造のDRAMでは、蓄積容量が小さく、ト
レンチキャパシタ型構造のDRAMでは、トランジスタのソ
ースとキャパシタ電極のコンタクトをセルフアラインに
よって形成することが困難で、位置合わせ余裕を大きく
する必要がある等の問題点があった。However, in the conventional DRAM having the planar cell structure, high integration has become extremely difficult. In addition, the stacked capacitor type DRAM has a small storage capacity, and in the trench capacitor type DRAM, it is difficult to form the contact between the transistor source and the capacitor electrode by self-alignment. There was a problem such as there is.
そこで本発明は、蓄積容量が大きくでき、セルフアラ
インによる微細化構造により高集積化が達成できる半導
体装置の製造方法を提供することを目的とする。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device in which a storage capacity can be increased and high integration can be achieved by a miniaturized structure by self-alignment.
上記課題は、半導体基板に溝を形成する工程と、前記
溝内に絶縁性材料を埋め込む工程と、前記半導体基板を
選択的に除去し、前記絶縁性材料を露出させる工程と、
前記露出した絶縁性材料の側壁にキャパシタを形成する
工程とを有することを特徴とする半導体装置の製造方法
によって解決される。The object is to form a groove in a semiconductor substrate, a step of embedding an insulating material in the groove, a step of selectively removing the semiconductor substrate, exposing the insulating material,
Forming a capacitor on the exposed side wall of the insulating material.
即ち本発明は半導体基板上に突出するよう形成した絶
縁性材料の側壁に容量を形成し、また、ゲート電極等を
構成する導電性材料が高く立った形状で形成され、その
側壁と上記絶縁性材料の側壁とで井戸を形成し、その井
戸内に容量を埋め込むことができ、従って、容量の大き
いトレンチキャパシタ型の構造を有するDRAM構造が得ら
れる。また、キャパシタとトランジスタのコンタクトが
セルフアラインにより形成することができるため、位置
合わせ余裕を小さくすることができ、メモリセルの構造
で微細化構造に有利で高集積化が達成できる。That is, according to the present invention, a capacitor is formed on a side wall of an insulating material formed so as to protrude above a semiconductor substrate, and a conductive material forming a gate electrode or the like is formed in a raised shape. A well can be formed with the side wall of the material, and the capacity can be embedded in the well, so that a DRAM structure having a trench capacitor type structure having a large capacity can be obtained. Further, since the contact between the capacitor and the transistor can be formed by self-alignment, the margin for alignment can be reduced, and the memory cell structure is advantageous for a miniaturized structure and high integration can be achieved.
以下、本発明を図示の一実施例により具体的に説明す
る。Hereinafter, the present invention will be described in detail with reference to an embodiment shown in the drawings.
第１図（ａ）〜（ｊ）は、本発明実施例に係る半導体
メモリの製造工程断面図である。1 (a) to 1 (j) are cross-sectional views showing a manufacturing process of a semiconductor memory according to an embodiment of the present invention.
まず、同図（ａ）に示す如く、ｐ型（又はｎ型）シリ
コン基板11に、パターンの高さと幅の比であるアスペク
ト比が、７〜10程度の溝を形成する。この溝の配置は、
同図（ｂ）の平面図に示す如く、格子状にする。そし
て、上記溝内に酸化シリコン（SiO2）12の絶縁性材料を
埋め込み、エッチバックのプロセスで溝のないシリコン
基板11の部分は露出させる。First, as shown in FIG. 1A, a groove having an aspect ratio, which is a ratio of the pattern height to the width, of about 7 to 10 is formed in a p-type (or n-type) silicon substrate 11. The arrangement of this groove
As shown in the plan view of FIG. Then, an insulating material of silicon oxide (SiO 2 ) 12 is buried in the groove, and a portion of the silicon substrate 11 having no groove is exposed by an etch-back process.
次に、同図（ｃ）に示す如く、酸化シリコン12が、例
えば１μｍ程度残るように、シリコン基板11をエッチン
グする。すなわち、格子状の酸化シリコン12が露出する
ようになる。Next, as shown in FIG. 1C, the silicon substrate 11 is etched so that the silicon oxide 12 remains, for example, about 1 μm. That is, the lattice-shaped silicon oxide 12 is exposed.
次いで、熱酸化工程によりシリコン基板11の表面に20
nm程度の膜厚のゲート酸化膜としての酸化シリコン（Si
O2）膜13を形成した後、化学気相成長法（CVD法）によ
り、格子状の酸化シリコン12が充分に埋まる程度にポリ
シリコン膜14を堆積し、そのポリシリコン膜14上に、CV
D法により酸化シリコン（SiO2）膜15を堆積する。次
に、格子を横切るようにパターニングされたレジスト膜
16を形成する。Next, 20 μm is applied to the surface of the silicon substrate 11 by a thermal oxidation process.
Silicon oxide (Si) as a gate oxide film with a thickness of about nm
After the O 2 ) film 13 is formed, a polysilicon film 14 is deposited by a chemical vapor deposition method (CVD method) to such an extent that the lattice-like silicon oxide 12 is sufficiently buried, and a CV is deposited on the polysilicon film 14.
A silicon oxide (SiO 2 ) film 15 is deposited by the D method. Next, a resist film patterned across the grid
Form 16.
次に、同図（ｄ）に示す如く、フォトリソグラフィ工
程によりレジストによりマスクされない酸化シリコン膜
15を除去した後、残った酸化シリコン膜15をマスクとし
てポリシリコン膜14を、更に、酸化シリコン膜13をRIE
（リアクティブ・イオン・エッチング）工程により除去
する。そして、CVD法等により全面に酸化シリコン（SiO
2）膜17を200nm程度の膜厚に堆積する。この工程によ
り、同図（ｅ）に示す如く、格子を横切るようにゲート
電極を構成するポリシリコン膜14が形成される。Next, as shown in FIG. 2D, a silicon oxide film not masked by the resist in the photolithography process
After removing 15, the polysilicon film 14 and the silicon oxide film 13 are further RIE
(Reactive ion etching) process. Then, silicon oxide (SiO 2)
2 ) Deposit the film 17 to a thickness of about 200 nm. By this step, a polysilicon film 14 constituting a gate electrode is formed so as to cross the lattice, as shown in FIG.
次に、同図（ｆ）に示す如く、RIE工程によりゲート
電極上部、酸化シリコン12上部、シリコン基板11上部の
酸化シリコン膜17をエッチング除去する。この工程によ
り、平面部分のみエッチングされ、酸化シリコン12、ポ
リシリコン膜14の側壁部分に酸化シリコン膜17が残され
る。そして、イオン注入によりシリコン基板11と反対導
電性を持つ拡散層18を形成する。Next, as shown in FIG. 1F, the silicon oxide film 17 on the gate electrode, the silicon oxide 12, and the silicon substrate 11 is removed by etching in the RIE process. In this step, only the plane portion is etched, and the silicon oxide film 17 is left on the side walls of the silicon oxide 12 and the polysilicon film 14. Then, a diffusion layer 18 having conductivity opposite to that of the silicon substrate 11 is formed by ion implantation.
次に、同図（ｇ）（なお同図（ｇ）以下には同図
（ｆ）のＡ部分の拡大図を示す）に示す如く、CVD法等
により全面にポリシリコン膜19を堆積すると、ここで格
子間に井戸状の部分が形成される。そして、充分な厚さ
のレジスト膜20を全面に塗布し、露光及び現像条件を制
御して、このレジスト膜20を井戸状の部分の所定の深さ
まで残す。Next, as shown in FIG. 2G (the enlarged view of the portion A in FIG. 1G is shown below, the polysilicon film 19 is deposited on the entire surface by the CVD method or the like. Here, a well-shaped portion is formed between the lattices. Then, a resist film 20 having a sufficient thickness is applied to the entire surface, and exposure and development conditions are controlled to leave the resist film 20 to a predetermined depth in the well-shaped portion.
次に、同図（ｂ）に示す如く、上記レジスト膜20をマ
スクにして、井戸状の部分の外側に形成されているポリ
シリコン膜19をエッチングする。Next, as shown in FIG. 2B, the polysilicon film 19 formed outside the well-shaped portion is etched using the resist film 20 as a mask.
次に、同図（ｉ）に示す如く、マスクにしたレジスト
膜20を除去してから、例えば、酸化シリコン（SiO2）、
窒化シリコン（Si3N4）等からなる誘電体膜21をCVD法等
により全面に堆積し、更に井戸状の部分内が埋まるよう
にCVD法等によりポリシリコン膜22を堆積する。Next, as shown in FIG. 1I, after the resist film 20 used as a mask is removed, for example, silicon oxide (SiO 2 ),
A dielectric film 21 made of silicon nitride (Si 3 N 4 ) or the like is deposited on the entire surface by a CVD method or the like, and a polysilicon film 22 is deposited by a CVD method or the like so as to fill the well-shaped portion.
次に、同図（ｊ）に示す如く、上記ポリシリコン膜22
上にリンガラス（PSG）等からなる保護膜23を形成した
後、ドレインコンタクト孔を形成し、その孔の内壁に酸
化シリコン膜等を形成して絶縁し、孔内にポリシリコン
24を埋め込み、更に、配線工程によりビットラインとな
るアルミニュウム配線25を形成する。Next, as shown in FIG.
After forming a protective film 23 made of phosphorus glass (PSG) or the like, a drain contact hole is formed, a silicon oxide film or the like is formed on the inner wall of the hole to insulate, and polysilicon is formed in the hole.
24 are buried, and an aluminum wiring 25 serving as a bit line is formed by a wiring process.
上記方法により、シリコン基板11上に露出するよう形
成した絶縁性材料である酸化シリコン（SiO2）12の側壁
に容量を形成できる。更に、ゲート電極を構成するポリ
シリコン膜14が高く立った状態で形成され、その側壁と
上記絶縁性材料である酸化シリコン（SiO2）12の側壁と
で井戸を形成し、その井戸内に容量を埋め込むことがで
き、従って、容量の大きいトレンチキャパシタ型の構造
が得られる。また、キャパシタとトランジスタのコンタ
クトがセルフアラインであるため、位置合わせ余裕を小
さくすることができ、微細化構造に有利で高集積化が達
成できる。By the above method, a capacitance can be formed on the side wall of silicon oxide (SiO 2 ) 12 which is an insulating material formed to be exposed on the silicon substrate 11. Further, a polysilicon film 14 constituting the gate electrode is formed in an upright state, and a well is formed by its side wall and the side wall of silicon oxide (SiO 2 ) 12 which is the above-mentioned insulating material. Therefore, a trench capacitor type structure having a large capacitance can be obtained. In addition, since the contact between the capacitor and the transistor is self-aligned, a margin for alignment can be reduced, which is advantageous for a miniaturized structure and high integration can be achieved.
なお、上記実施例において、酸化シリコン（SiO2）12
を用いているが、それに代えて少なくとも絶縁性材料で
あり、かつシリコンと選択エッチングが可能な材料を用
いることもできるし、また、溝内に埋め込むポリシリコ
ン22などは、導電性材料であればよく、実施例の材料に
限定されない。In the above embodiment, silicon oxide (SiO 2 ) 12
However, a material that is at least an insulating material and that can be selectively etched with silicon can be used instead.In addition, polysilicon 22 or the like embedded in the groove is a conductive material. Well, it is not limited to the materials of the examples.
以上説明したように本発明によれば、半導体基板上に
露出するよう形成した絶縁性材料の側壁に容量を形成
し、また、ゲート電極等を構成する導電性材料を高く立
った状態に形成して、その側壁と上記絶縁性材料の側壁
とで井戸を形成し、その井戸内に容量を埋め込むことが
できるようにしているため、容量の大きいトレンチキャ
パシタ型の構造を有すメモリセルが得られ、また、キャ
パシタとトランジスタのコンタクトがセルフアラインに
より形成することができるため、位置合わせ余裕を小さ
くすることができ、メモリセルの構造では微細化構造に
有利で高集積化が達成できる。As described above, according to the present invention, a capacitor is formed on a side wall of an insulating material formed so as to be exposed on a semiconductor substrate, and a conductive material forming a gate electrode and the like is formed in an upright state. Therefore, a well is formed by the side wall and the side wall of the insulating material, and the capacity can be buried in the well, so that a memory cell having a trench capacitor type structure having a large capacity can be obtained. In addition, since the contact between the capacitor and the transistor can be formed by self-alignment, the margin for alignment can be reduced, and the structure of the memory cell is advantageous for a miniaturized structure and high integration can be achieved.
第１図は本発明実施例の半導体メモリの製造工程断面図
である。 図において、 11はシリコン基板、 12は酸化シリコン（SiO2）、 13は酸化シリコン（SiO2）膜、 14はポリシリコン膜、 15は酸化シリコン（SiO2）膜、 16はレジスト膜、 17は酸化シリコン（SiO2）膜、 18は拡散層、 19はポリシリコン膜、 20はレジスト膜、 21は誘電体膜、 22はポリシリコン膜、 23は保護膜、 24はポリシリコン、 25はアルミニュウム配線、 を示す。FIG. 1 is a sectional view showing a manufacturing process of a semiconductor memory according to an embodiment of the present invention. In the figure, 11 is a silicon substrate, 12 is a silicon oxide (SiO 2 ), 13 is a silicon oxide (SiO 2 ) film, 14 is a polysilicon film, 15 is a silicon oxide (SiO 2 ) film, 16 is a resist film, and 17 is a resist film. Silicon oxide (SiO 2 ) film, 18 is a diffusion layer, 19 is a polysilicon film, 20 is a resist film, 21 is a dielectric film, 22 is a polysilicon film, 23 is a protective film, 24 is polysilicon, 25 is aluminum wiring And.
Claims (4)
縁性材料（12）を露出させる工程と、 前記露出した絶縁性材料（12）の側壁にキャパシタを形
成する工程とを有することを特徴とする半導体装置の製
造方法。A step of forming a groove in the semiconductor substrate; a step of embedding an insulating material in the groove; and selectively etching the semiconductor substrate to form the insulating material. A method of manufacturing a semiconductor device, comprising: a step of exposing (12); and a step of forming a capacitor on a side wall of the exposed insulating material (12).
（21）で覆う工程と、 前記絶縁性膜（21）で覆った溝内を導電性材料（22）で
埋め込む工程と、 前記導電性材料（22）の一部を除去して、前記半導体基
板（11）の溝底面に対し垂直の前記導電性材料（22）の
壁を形成する工程と、 前記導電性材料（22）の壁面に絶縁膜（17）を形成し、
キャパシタを形成する工程とを有することを特徴とする
請求項（１）記載の半導体装置の製造方法。2. A step of covering the inside of the groove of the semiconductor substrate (11) with an insulating film (21); and a step of filling the inside of the groove covered with the insulating film (21) with a conductive material (22). Removing a part of the conductive material (22) to form a wall of the conductive material (22) perpendicular to a groove bottom surface of the semiconductor substrate (11); An insulating film (17) is formed on the wall of
2. The method according to claim 1, further comprising the step of forming a capacitor.
材料（12）の壁を形成する工程と、 前記絶縁性材料（12）の壁間に導電性材料（22）の壁を
形成する工程と、 前記絶縁性材料（12）の壁面と、前記導電性材料（22）
の壁面とで囲まれた井戸状の領域にキャパシタを形成す
る工程とを有することを特徴とする請求項（１）または
（２）記載の半導体装置の製造方法。3. A step of forming a wall of an insulating material (12) exposed above a semiconductor substrate (11); and forming a wall of a conductive material (22) between the walls of the insulating material (12). And a wall surface of the insulating material (12) and the conductive material (22).
Forming a capacitor in a well-shaped region surrounded by the wall surface of (1).
ランジスタのゲート電極を形成し、井戸状領域のキャパ
シタによってダイナミックRAMのセル構造を形成するこ
とを特徴とする請求項（３）記載の半導体装置の製造方
法。4. The dynamic RAM cell structure according to claim 3, wherein said conductive material forms a gate electrode of a MOS field effect transistor, and a capacitor in a well region forms a dynamic RAM cell structure. Of manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069670A JP2613077B2 (en) | 1988-03-25 | 1988-03-25 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069670A JP2613077B2 (en) | 1988-03-25 | 1988-03-25 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243569A JPH01243569A (en) | 1989-09-28 |
| JP2613077B2 true JP2613077B2 (en) | 1997-05-21 |
Family
ID=13409510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069670A Expired - Lifetime JP2613077B2 (en) | 1988-03-25 | 1988-03-25 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613077B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2337160B (en) * | 1998-02-13 | 2000-03-29 | United Intgrated Circuits Corp | Method of fabricating embedded dynamic random access memory |
| TW444372B (en) * | 1998-02-13 | 2001-07-01 | United Microelectronics Corp | Manufacturing method for buried DRAM |
| NL1009204C2 (en) * | 1998-05-19 | 1999-11-22 | United Integrated Circuits Cor | Embedded DRAM produced by simplified, reduced cost process |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0673368B2 (en) * | 1985-01-31 | 1994-09-14 | 富士通株式会社 | Semiconductor memory device and manufacturing method thereof |
-
1988
- 1988-03-25 JP JP63069670A patent/JP2613077B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243569A (en) | 1989-09-28 |
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