KR960001324B1 - 불휘발성 반도체 기억장치와 이 불휘발성 반도체 기억장치를 이용한 기억시스템 및 캐시 메모리 시스템 - Google Patents

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Description

불휘발성 반도체 기억장치와 이 불휘발성 반도체 기억장치를 이용한 기억시스템 및 캐시 메모리 시스템

제1도는 제1실시예에 따른 NAND셀형 EEPROM의 구성을 나타낸 블럭도.

제2도는 제1실시예에서의 NAND셀 구성을 나타낸 평면도와 등가회로도.

제3도는 제2도(a)의 A-A'선 및 B-B'선 단면도.

제4도는 제1실시예에서의 메모리셀 어레이의 등가회로도.

제5도는 제1실시예에서의 비트선 제어회로부의 구성을 나타낸 도면.

제6도는 제1실시예에서의 비트선 제어회로부와 다른 회로의 접속관계를 나타낸 도면.

제7도는 제1실시예에서의 데이터기입/기입확인동작을 나타낸 타이밍도.

제8도는 제2실시예에 따른 NAND셀형 EEPROM의 구성을 나타낸 블럭도.

제9도는 제2실시예에서의 비트선 제어회로의 구성을 나타낸 도면.

제10도는 제2실시예에서의 프로그램종료 검지회로의 구성을 나타낸 도면.

제11도는 제2실시예에서의 기입확인동작을 나타낸 타이밍도.

제12도는 데이터 랫치부와 프로그램종료 검지회로의 다른 실시예를 나타낸 도면.

제13도는 데이터 랫치부와 프로그램종료 검지회로의 다른 실시예를 나타낸 도면.

제14도는 NOR형 플래시 EEPROM에 대한 실시예를 나타낸 회로도.

제15도는 문턱치분포도.

제16도는 데이터 랫치부와 프로그램종료 검지회로의 다른 실시예를 나타낸 도면.

제17도는 데이터 랫치부와 프로그램종료 검지회로의 다른 실시예를 나타낸 도면.

제18도는 제3실시예에서의 기입/기입확인시의 알고리즘을 나타낸 도면.

제19도는 데이터 랫치겸 감지증폭기와 기입종료검지용 트랜지스터를 모식적으로 나타낸 도면.

제20도는 제19도의 기입검지용 트랜지스터와 휴즈용 불휘발성 메모리의 구성을 나타낸 도면.

제21도는 제20도의 구성과는 다른 구성예를 나타낸 도면.

제22도는 제19도의 회로를 이용한 경우의 프로그램 알고리즘을 나타낸 도면.

제23도는 제19도와는 다른 회로구성을 나타낸 도면.

제24도는 제4실시예에서의 비트선 제어회로의 구성을 나타낸 도면.

제25도는 제3, 제4실시예에서의 비트선 제어회로의 다른 구성예를 나타낸 도면.

제26도는 제3, 제4실시예에서의 비트선 제어회로의 다른 구성예를 나타낸 도면.

제27도는 제3, 제4실시예에서의 비트선 제어회로의 다른 구성예를 나타낸 도면.

제28도는 제3실시예에서의 비트선 제어회로의 데이터 랫치부에 일괄해서 동일한 데이터를 랫치시키는 동작의 타이밍을 나타낸 도면.

제29도는 제4실시예에서의 비트선 제어회로의 데이터 랫치부에 일괄해서 동일한 데이터를 랫치시키는 동작의 타이밍을 나타낸 도면.

제30도는 제3실시예의 변형예로서 1개의 CMOS FF을 인접한 2개의 비트선에서 공유하는 회로구성을 나타낸 도면.

제31도는 제30도의 구성의 다른 예를 나타낸 도면.

제32도는 제5실시예에 다른 NAND셀형 EEPROM의 구성을 나타낸 도면.

제33도는 메모리셀 어레이 및 그 주변회로의 구체적인 구성을 나타낸 도면.

제34도는 제5실시예에서의 기입동작을 나타낸 타이밍도.

제35도는 제5실시예에서의 독출동작을 나타낸 타이밍도.

제36도는 제6실시예에서의 메모리셀 어레이 및 그 주변회로의 구체적인 구성을 나타낸 도면.

제37도는 제6실시예에서의 기입동작을 나타낸 타이밍도.

제38도는 제6실시예에서의 독출동작을 나타낸 타이밍도.

제39도는 제33도에 도시된 실시예의 변형예를 나타낸 도면.

제40도는 제36도에 도시된 실시예의 변형예를 나타낸 도면.

제41도는 제36도에 도시된 실시예의 변형예를 나타낸 도면.

제42도는 제36도에 도시된 실시예에서의 비트선의 치환을 모식적으로 나타낸 도면.

제43도는 제36도에 도시된 실시예에서의 비트선의 치환을 모식적으로 나타낸 도면.

제44도는 데이터 랫치겸 감지증폭기를 4개의 비트선에서 공유한 실시예를 나타낸 도면.

제45도는 제44도의 실시예에서의 비트선의 치환을 모식적으로 나타낸 도면.

제46도는 제44도의 실시예에서의 비트선의 치환을 모식적으로 나타낸 도면.

제47도는 제39도에 도시된 실시예의 변형예를 나타낸 도면.

제48도는 제40도에 도시된 실시예의 변형예를 나타낸 도면.

제49도는 제41도에 도시된 실시예의 변형예를 나타낸 도면.

제50도는 본 발명에 따른 불휘발성 반도체 기억장치의 제7실시예를 나타낸 블럭도.

제51도는 제7실시예에서의 감지증폭기겸 랫치회로의 회로도.

제52도는 제7실시예에서의 소거동작을 설명하기 위한 흐름도.

제53도는 본 발명의 제8실시예를 나타낸 블럭도.

제54도는 제8실시예에서의 감지증폭기겸 랫치회로의 회로도.

제55도는 본 발명의 제9실시예에서의 감지증폭기겸 랫치회로의 회로도.

제56도는 본 발명의 제10실시예에서의 감지증폭기겸 랫치회로의 회로도.

제57도는 본 발명의 제11실시예의 전체구성도.

제58도는 제57도의 타이밍도.

제59도는 제57도의 독출마진의 설명도.

제60도는 제57도의 소거(erase)흐름도.

제61도는 소거흐름도.

제62도는 제57도의 출력회로의 상세예.

제63도는 종래의 메모리의 부분도.

제64도는 프로그램검증(verify)시의 타이밍도.

제65도는 기입데이터(WD)와 검증데이터(VD)의 조합을 나타낸 도면.

제66도는 검증후의 전위레벨의 분포 및 비트선의 문턱치 의존성을 나타낸 도면.

제67도는 프로그램검증의 타이밍도.

제68도는 기입데이터(WD)와 검증데이터(VD)의 조합을 나타낸 도면.

제69도는 검증후의 전위레벨의 분포 및 비트선의 문턱치 의존성을 나타낸 도면.

제70도는 재기입 트랜지스터의 다른 예.

제71도는 본 발명의 실시에 사용되는 일반적인 회로도.

제72도는 본 발명의 실시에 사용되는 일반적인 회로도.

제73도는 본 발명의 실시에 사용되는 일반적인 회로도.

제74도는 본 발명의 실시에 사용되는 일반적인 회로도.

제75도는 본 발명의 실시에 사용되는 일반적인 회로도.

제76도는 본 발명의 실시에 사용되는 일반적인 회로도.

제77도는 본 발명의 실시에 사용되는 일반적인 회로도.

제78도는 실시예로서의 칩회로도 및 문턱치 분포도.

제79도는 실시예로서의 칩의 다른 회로도.

제80도는 검증레벨 설정회로의 회로도.

제81도는 Vwell 회로의 상세예.

제82도는 제11실시예(제55도)의 변형예.

제83도는 제82도의 동작설명을 위한 도표.

제84도는 자동프로그램의 개념도.

제85도는 제84도의 흐름도.

제86도는 프로그램동작후의 검증동작의 타이밍도.

제87도는 ECC 회로를 갖춘 실시예의 흐름도.

제88도는 외부제어모드의 타이밍도 1.

제89도는 외부제어모드의 타이밍도 2.

제90도는 외부제어모드의 타이밍도 3.

제91도는 외부제어모드의 타이밍도 4.

제92도는 EEPROM의 평면패턴도.

제93도는 제92도의 B-B선 단면도.

제94도는 제92도의 C-C선 단면도.

제95도는 4비트 플래시 EEPROM의 블럭도.

제96도는 제95도의 일부 상세도.

제97도는 프로그램검증시의 타이밍도.

제98도는 소거검증시의 타이밍도.

제99도는 더욱 다른 실시예의 회로도.

제100도는 실시예로서의 기억시스템.

제101도는 다른 실시예로서의 기억시스템.

제102도는 더욱 다른 실시예로서의 기억시스템이다.

* 도면의 주요부분에 대한 부호의 설명

1,1A,1B : 메모리셀 어레이

2 : 비트선 제어회로(감지증폭기/데이터 랫치회로)

3 : 열디코더 4 : 어드레스버퍼

5,5A,5B : 행디코더 6 : 데이터 입출력버퍼

7 : 기판전위 제어회로

8 : 프로그램종료 검지회로(검증종료 검지회로)

9 : 비트선 충전회로 10 : 열용장회로

11 : p형 기판(p형 영역) 12 : 소자분리 산화막

13 : 게이트절연막 14(14₁,14₂,…14₈) : 부유게이트

14₉,14₁₀: 선택게이트 15 : 층간절연막

16(16₁,16₂,…16₈) : 제어게이트 16₉,16₁₀: 선택게이트

17 : CVD 산화막 18 : 비트선

19 : n형 확산층 28 : 데이터 검지회로부

M1∼M8 : 메모리셀 CG₁,CG₂…CG₈: 제어게이트선

SG₁,SG₂: 선택게이트 FF : CMOS 플립플롭

IV1,IV2 : CMOS 인버터 BLi,BLai,BLbi : 비트선

VDTC : 기입종료 검출신호 øP : 선층전신호

øR : 리셋트신호 øV :검증신호

/øDV : 기입종료 검지신호 øE : 등화신호

LD1,LD2 : 제1 및 제2부하회로(제1 및 제2바이어스회로)

101,111 : ROMI 102,112 : ROMII

103 : ROMIII 104 : RAM

105,113,122 : 제어회로 106 : 데이터 버스

121 : ROM Fu1,Fu2 : 휴즈

BBC : 일괄검증 제어회로 RPCC : 재프로그램 제어회로

RPC : 독출 선층전회로 WPC : 기입 선충전회로

211 : 부유게이트 212 : 제어게이트

213 : p형 기판 214,215 : 소오스 및 드레인

216 : 컨택트 홀 217 : 알루미늄층

218 : 게이트절연막 219 : 절연막

220 : 필드절연막 221 : 츨간절연막

(본 발명에서 , /표시는 임의의 신호의 반전신호를 의미하는 것임. 예컨대, /øP는 øP의 반전신호를 의미하는 것임.)

[산업상의 이용분야]

본 발명은 플래시(flash) EEPROM을 이용한 불휘발성 반도체 기억장치와 이 불휘발성 반도체 기억장치를 이용한 기억시스템 및 캐시 메모리 시스템에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, 컴퓨터 시스템의 기억장치로서 자기테이프 기억장치가 널리 이용되었다. 그러나, 자기테이프 기억장치에는 이하와 같은 단점, 즉 고도로 정밀한 기계적 구동기구를 갖추고 있기 때문에 충격에 약하고, 중량이 있기 때문에 가반성(可搬性)이 나쁘며, 소비전력이 커서 전지구동이 용이하지 않고, 또 고속으로 엑세스할 수 없다는 등의 단점이 있었다.

이와 같은 결점에 주목해서, 최근에는 EEPROM을 이용한 반도체 기억장치의 개발이 촉진되고 있는데, 이러한 반도체 기억장치는 일반적으로 그러한 장점, 즉 기계적 구동부분을 갖추고 있지 않기 때문에 충격에 강하고, 경량이기 때문에 가반성이 좋으며, 소비전력이 작기 때문에 전지구동이 용이하고, 또 고속엑세스가 가능하다는 등의 장점을 갖추고 있다.

EEPROM의 하나로서, 고집적화가 가능한 NAND셀형 EEPROM이 알려져 있는데, 이 EEPROM은 다음과 같은 구조를 갖는다. 즉, 복수의 메모리셀이 예컨대 열방향으로 나열되어 있다. 이들 셀중 서로 인접한 셀끼리의 소오스와 드레인을 순차적으로 직렬로 접속한다. 이러한 접속에 의해 복수의 메모리셀이 직렬접속된 단위셀군(NAND셀)을 구성한다. 이러한 단위셀을 1단위로 하여 비트선에 접속한다.

메모리셀은, 통상 전하축적층과 제어게이트가 적층된 FETMOS 구조를 갖추고 있고, p형 기판 또는 n형 기판에 형성된 p형 웰내에 어레이형상으로 직접 형성된다. NAND셀의 드레인측은 선택게이트를 매개해서 비트선에 접속되고, NAND셀의 소오스측은 선택게이트를 매개해서 소오스선(기준전위배선)에 접속되며, 각 메모리셀의 제어게이트는 행방향으로 배설된 워드선에 접속되어 있다.

이 NAND셀형 EEPROM의 기입동작은 다음과 같다. 이전의 소거동작에 의해 NAND셀내의 모든 메모리셀의 문턱치가 부(負)로 되어 있다. 이후, 데이터기입은 비트선으로부터 가장 멀리 떨어진 위치의 메모리 셀로부터 순서대로 수행된다. 선택된 메모리셀의 제어게이트에는 고전압(Vpp;=20V정도)을 인가하고, 그것보다 비트선측에 있는 메모리셀의 제어게이트 및 선택게이트에는 중간전위(VM;=10V정도)를 인가한다. 비트선에는 기입데이터에 따라 0V 또는 중간전위를 공급하게 되는데, 비트선에 0V가 공급된 때에는 그 전위는 선택메모리셀의 드레인까지 전달되고, 그에 따라 드레인으로부터 부유게이트로 전자가 주입된다. 그 결과, 선택된 메모리셀의 문턱치는 정(正)방향으로 시프트한다. 이 상태를 예컨대 ″0″으로 한다. 비트선에 중간전위가 공급된 때에는 전자가 주입되지 않는다. 따라서, 이때에는 메모리셀의 문턱치가 변화하지 않는 바, 문턱치는 부의 값을 취하게 된다. 이 상태를 ″1″로 한다.

데이터소거는, NAND셀내의 전(全) 메모리셀에 대해 동시에 수행된다. 즉, 모든 제어게이트 및 선택게이트를 0V로 하고, 비트선 및 소오스선을 부유상태로 하며, p형 웰 및 n형 기판에 고전압(20V)을 인가한다. 이에 따라, 모든 메모리셀에서 부유게이트내의 전자가 p형 웰로 발취(拔取)되어 메모리셀의 문턱치가 부방향으로 시프트한다.

데이터 독출동작은 다음과 같이 해서 수행된다. 즉, 선택된 메모리셀의 제어게이트를 0V로 하고, 비선택 메로리셀의 제어게이트 및 선택게이트를 전원전위(V_∝;=5V)로 한다. 이 상태에서 선택메모리셀에 전류가 흐르는지의 여부를 검출한다. 전류가 흐르면 ″1″의 데이터가, 전류가 흐르지 않으면 ″0″의 데이터가 각각 격납되어 있음을 알 수 있다.

이상의 동작설명으로부터 알 수 있는 바와 같이, NAND셀형 EEPROM에서는 기입 및 독출동작시에 비선택 메모리셀이 전송게이트로서 작용하기 때문에, 기입이 이루어진 메모리셀의 문턱치전압에는 제한이 따르게 된다. 예컨대, ″0″ 기입된 메모리셀의 문턱치의 바람직한 범위는 0.5∼3.5V정도로 되지 않으면 않된다. 데이터기입후의 경시변화(經時變化), 메모리셀의 제조파라미터의 오차 및 전원전위의 오차를 고려하면, 데이터기입후의 문턱치분포는 상기 범위보다도 작은 범위일 필요가 있다.

그렇지만, 종래와 같이 기입전위 및 기입시간을 고정하고, 전 메모리셀에 대해 동일한 조건으로 데이터를 기입하는 방식에선, ″0″ 기입후의 문턱치범위를 허용범위로 받아들이는 것이 어렵다. 예컨대, 메모리셀에는 제조공정의 오차로부터 셀특성에 오차가 생기게 된다. 이 때문에, 기입되기 쉬운 메모리셀과 기입되기 어려운 메모리셀이 생기게 된다. 이러한 기입특성차에 주목해서, 각각의 메모리셀의 문턱치가 소망하는 범위로 받아들여지는 기입이 이루어지도록 하기 위해서, 기입시간의 길이를 조절하고, 또한 검증(verify)을 하면서 기입하는 방법도 제안되어 있다.

그렇지만, 이와 같은 방법을 채용한 경우에는 기입이 충분히 이루어졌는가를 판단하기 위해 메모리셀의 데이터를 장치 외부로 출력하지 않으면 안된다. 이 때문에, 전(全) 기입시간이 길어진다는 난점이 있었다.

소거검증에 관해서는, 일본국 특개평 3-259499에 개시되어 있는 바와 같이, 복수의 감지증폭기의 출력을 AND게이트에 입력하여 그들의 논리를 취해 일괄소거 검증신호를 생성하는 기술이 알려져 있다. 그러나, 이 회로구성은 NOR형 소거검증에 밖에 이용할 수 없고, 기입검증에는 적용할 수 없다. 그 이유는, 기입데이터의 값은 ″1″과 ″0″의 양쪽의 값을 취하고, 감지증폭기 출력을 취하는 것에 의해서는 일괄검증이 이루어지지 않기 때문이다. 이와 같이 기입검증을 일괄해서 수행할 수 없기 때문에, 데이터기입시에는 기입과 검증독출을 반복해서 수행하여 각 메모리셀의 데이터를 그때마다 일일이 외부로 출력하지 않으면 안되었다. 이것이 기입동작의 고속화를 방해하는 요인으로 되었다.

[발명의 목적]

이에 본 발명은 고속화달성이 곤란하다는 점에 주목해서 이루어진 것으로, 제어회로의 면적을 증대시키지 않고 기입동작 및 기입검증과 소거동작 및 소거검증을 고속화할 수 있는 EEPROM과 이 EEPROM을 이용한 기억시스템 및 캐시 메모리 시스템을 제공함에 그 목적이 있다.

[발명의 구성]

본 발명의 제1의 불휘발성 반도체 기억장치는, 외부로부터 입력된 기입데이터를 일시적으로 격납하는 복수의 데이터 랫치수단과; 상기 복수의 데이터 랫치수단에 각각 대응해서 설치되어, 기입동작시에는 상기 데이터 랫치수단에 격납된 데이터에 따라 기입동작이 수행되는 복수의 메모리셀; 상기 복수의 데이터 랫치수단에 대응해서 설치되어, 상기 기입동작에 이어서 상기 메모리셀로부터 독출한 데이터와 상기 데이터 랫치수단에 격납된 데이터를 비교하여 당해 메모리셀에 대해 기입이 이루어졌는지의 여부를 판정하는 복수의 비교수단 및; 상기 복수의 비교수단 모두가 각각 대응하는 메모리셀에 대해 기입이 이루어졌다고 판정한 경우에 기입완료신호를 출력하는 일괄검증수단을 구비한 것을 특징으로 한다.

본 발명의 제2의 불휘발성 반도체 기억장치는, 외부로부터 입력된 기입데이터를 제1 및 제2논리레벨로서 일시적으로 격납하는 복수의 데이터 랫치수단과; 상기 복수의 데이터 랫치수단에 각각 대응해서 설치되어, 트랜지스터의 문턱치가 제1의 범위내에 있을 때는 소거상태로 하고, 트랜지스터의 문턱치가 제2의 범위내에 있을 때는 기입상태로 하여 데이터를 기억하는 것으로, 기입동작시에는 대응하는 상기 데이터 랫치수단에 제1의 논리레벨이 격납되어 있을 때에는 문턱치가 변동되고, 대응하는 상기 데이터 랫치수단에 제2의 논리레벨이 격납되어 있을 때에는 문턱치의 변동이 억제되는 복수의 메모리셀; 상기 데이터 랫치수단에 대응해서 설치되어, 상기 기입동작에 이어서 수행되는 검증동작에 있어서 대응하는 상기 메모리셀로부터 독출한 데이터와 상기 데이터 랫치수단에 격납된 데이터를 비교하여 당해 메모리셀의 문턱치가 상기 제2의 범위내에 도달한 때는 당해 데이터 랫치수단에 제2의 논리레벨을 재설정하는 복수의 재기입 데이터 설정수단 및; 상기 복수의 데이터 랫치수단 모두에 제2의 논리레벨이 설정된 때에 기입완료신호를 출력하는 일괄검증수단을 구비한 것을 특징으로 한다.

본 발명의 제3의 불휘발성 반도체 기억장치는, 외부로부터 입력된 기입데이터 및 독출데이터를 제1 및 제2의 논리레벨로서 일시적으로 격납하는 복수의 데이터 랫치수단과, 상기 복수의 데이터 랫치수단에 각각 대응해서 설치되어, 트랜지스터의 문턱치가 제1의 범위내에 있을 때는 소거상태로 하고, 트랜지스터의 문턱치가 제2의 범위내에 있을 때는 기입상태로 하여 데이터를 기억하는 것으로, 기입동작시에는 대응하는 상기 데이터 랫치수단에 제1의 논리레벨이 격납되어 있을 때에는 문턱치가 상기 제1의 범위로부터 상기 제2의 범위로 향하는 방향으로 변동되고, 대응하는 상기 데이터 랫치수단에 제2의 논리레벨이 격납되어 있을 때에는 문턱치의 변동이 억제되며, 소거동작시에는 상기 기입동작시의 문턱치의 변동과는 역방향으로 문턱치가 변동되는 복수의 메모리셀; 상기 데이터 랫치수단에 대응해서 설치되어, 상기 기입동작에 이어서 수행되는 기입검증동작에 있어서 대응하는 상기 메모리셀로부터 독출한 데이터와 상기 데이터 랫치수단에 격납된 데이터를 비교하여 당해 메모리셀의 문턱치가 상기 제2의 범위내에 도달한 때는 당해 데이터 랫치수단에 제2의 논리레벨을 재설정하고, 상기 소거동작에 이어서 수행되는 소거검증동작에 있어서 당해 메모리셀의 문턱치가 상기 제2의 범위내에 있을 때는 제2의 논리레벨을, 당해 메모리셀의 문턱치가 상기 제1의 범위내에 있을 때는 제1의 논리레벨을 당해 데이터 랫치수단에 설정하는 복수의 재기입 데이터 설정수단 및; 상기 복수의 데이터 랫치수단 모두에 제2의 논리레벨이 설정된 때에 기입완료신호를 출력하고, 상기 복수의 데이터 랫치수단 모두에 제1의 논리레벨이 설정된 때에는 소거완료신호를 출력하는 일괄검증수단을 구비한 것을 특징으로 한다.

본 발명의 제1의 기억시스템은, 외부로부터 입력된 기입데이터를 일시적으로 격납하는 복수의 데이터 랫치수단과, 상기 복수의 데이터 랫치수단에 각각 대응해서 설치되어, 기입동작시에는 상기 데이터 랫치수단에 격납된 데이터에 따라 기입동작이 수행되는 복수의 메모리셀, 상기 복수의 데이터 랫치수단에 대응해서 설치되어, 상기 기입동작에 이어서 상기 메모리셀로부터 독출한 데이터와 상기 데이터 랫치수단에 격납된 데이터를 비교하여 당해 메모리셀에 대해 기입이 이루어졌는지의 여부를 판정하는 복수의 비교수단; 상기 복수의 비교수단 모두가 각각 대응하는 메모리셀에 대해 기입이 이루어졌다고 판정한 때에 기입완료신호를 출력하는 일괄검증수단 및; 상기 일괄검증수단이 기입완료신호를 출력하면 새로운 기입데이터를 상기 데이터 랫치수단에 전송하는 기입데이터 제어수단을 구비한 것을 특징으로 한다.

본 발명의 제2의 기억시스템은, 외부로부터 입력된 기입데이터를 제1 및 제2의 논리레벨로서 일시적으로 격납하는 복수의 데이터 랫치수단과; 상기 복수의 데이터 랫치수단에 각각 대응해서 설치되어, 트랜지스터의 문턱치가 제1의 범위내에 있을 때는 소거상태로 하고, 트랜지스터의 문턱치가 제2의 범위내에 있을 때는 기입상태로 하여 데이터를 기억하는 것으로, 기입동작시에는 대응하는 상기 데이터 랫치수단에 제1의 논리레벨이 격납되어 있을 때에는 문턱치가 변동되고, 대응하는 상기 데이터 랫치수단에 제2의 논리레벨이 격납되어 있을 때에는 문턱치의 변동이 억제되는 복수의 메모리셀; 상기 데이터 랫치수단에 대응해서 설치되어, 상기 기입동작에 이어서 수행되는 검증동작에 있어서 대응하는 상기 메모리셀로부터 독출한 데이터와 상기 데이터 랫치수단에 격납된 데이터를 비교하여 당해 메모리셀의 문턱치가 상기 제2의 범위내에 도달한 때는 당해 데이터 랫치수단에 제2의 논리레벨을 재설정하는 복수의 재기입 데이터 설정수단; 상기 복수의 데이터 랫치수단 모두에 제2의 논리레벨이 설정된 때에 기입완료신호를 출력하는 일괄검증수단 및; 상기 일괄검증수단이 기입완료신호를 출력하면 새로운 기입데이터를 상기 데이터 랫치수단에 전송하는 기입데이터 제어수단을 구비한 것을 특징으로 한다.

[작용]

본 발명의 제1의 기억장치는, 복수의 비교수단 각각이 메모리셀로부터 독출한 데이터와 데이터 랫치수단에 격납되어 있는 데이터를 비교해서 메모리셀에 대해 기입이 이루어졌는지의 여부를 판정한다. 그리고, 비교수단 모두가 기입이 이루어졌다고 판정하면, 일괄검증수단이 기입종료신호를 출력한다.

본 발명의 제2의 기억장치에 있어서는, 외부로부터 기입데이터가 복수의 데이터 랫치수단 각각에 제1 혹은 제2의 논리레벨로서 격납된다. 복수의 메모리셀 각각은, 트랜지스터의 문턱치가 제1의 범위에 있을 때는 소거상태로 하고, 제2의 범위에 있을 때는 기입상태로 하여 데이터를 기억한다. 기입동작시에는, 메모리셀의 문턱치, 데이터 랫치수단에 제1/제2의 논리레벨이 격납되어 있을 때에는 변동되거나/변동이 억제된다. 기입동작에 이어서 수행되는 검증동작에 있어서는, 메모리셀로부터의 독출데이터와 데이터 랫치수단내의 데이터가 재기입데이터 설정수단에 의해 비교된다. 그리고, 재기입데이터 설정수단은 메모리셀의 문턱치가 제2의 범위내에 도달한 때는 이 데이터 랫치수단에 제2의 논리레벨을 재설정한다. 이와 같이 해서, 복수의 데이터 랫치수단 모두에 제2의 논리레벨이 설정된 때에 일괄검증수단이 기입종료신호를 출력한다.

본 발명의 제3의 기억장치에 있어서는, 복수의 데이터 랫치수단 각각이 외부로부터의 기입데이터와 메모리셀로부터의 독출데이터중 어느 하나를 제1/제2의 논리레벨로서 격납한다. 이 메모리셀은, 그 소거상태/기입상태에 있어서는 트랜지스터의 문턱치가 제1/제2의 범위내에 있는 것으로 하여 데이터를 기억한다. 기입동작시에는, 메모리셀의 문턱치는 데이터 랫치수단에 제1의 논리레벨이 격납되어 있을 때에는 제1의 범위로부터 제2의 범위로 향하는 방향으로 변동되고, 데이터 랫치수단에 제2의 논리레벨이 격납되어 있을 때에는 변동이 억제된다. 소거동작시에는, 메모리셀의 문턱치의 변동은 기입동작시의 변동방향과 역방향으로 변동한다. 데이터 재설정수단은 이하와 같이 동작한다. 기입동작에 이어서 수행되는 기입검증동작에 있어서는 메모리셀로부터의 독출데이터와 데이터 랫치수단내에 데이터를 비교한다. 메모리셀의 문턱치가 제2의 범위에 도달한 때에는 데이터 랫치수단에 제2의 논리레벨을 재설정한다. 그리고, 소거동작에 이어서 수행되는 소거검증동작에 있어서는 메모리셀의 문턱치가 제2/제1의 범위내에 있을 때에는 데이터 랫치수단에 제2/제1의 논리레벨을 재설정한다. 일괄검증수단은 데이터 랫치수단 모두에 제2/제1의 논리레벨이 설정된때에 기입종료신호/소거종료신호를 출력한다.

본 발명의 제1, 제2의 기억시스템에 있어서는, 상술한 바와 같은 본 발명의 기억장치에 있어서, 일괄검증수단이 기입종료신호를 출력한 후에 기입데이터를 데이터 랫치수단에 전송한다.

(실시예)

이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예의 NAND형 EEPROM을 나타낸 블럭도이다. 메모리셀 어레이(1)에 대해 데이터기입, 독출, 재기입 및 검증독출을 수행하기 위해 비트선 제어회로(2)가 설치되어 있고, 이 비트선 제어회로(2)는 데이터 입출력버퍼(6)에 연결되어 있다. 어드레스 버퍼(4)로부터의 어드레스신호는 열디코더(3)를 매개해서 비트선 제어회로(2)에 인가된다. 또, 메모리셀 어레이(1)에서의 제어게이트 및 선택게이트를 제어하기 위해 행디코더(5)가 설치되어 있고, 메모리셀 어레이(1)가 형성되는 p형 영역(p형 기판 또는 p형 웰)의 전위를 제어하기 위해 기판전위 제어회로가 설치되어 있다.

프로그램종료 검지회로(8)는 비트선 제어회로(2)에 랫치되어 있는 데이터를 검지하여 기입종료신호를 출력한다. 기입종료신호는 데이터 입출력버퍼로부터 외부로 출력된다.

비트선 제어회로(2)는 주로 CMOS 플립플롭(FF)을 갖추고 있고, 이들 FF는 기입하기 위한 데이터의 랫치, 비트선의 전위를 검지하기 위한 감지동작, 기입후의 검증독출을 위한 감지동작, 더욱이 재기입 데이터의 랫치를 행한다.

제2도(a) 및 제2도(b)는 각각 메모리셀 어레이의 하나의 NAND부분의 평면도 및 등가회로도이고, 제3도(a) 및 제3도(b)는 각각 제2도(a)의 A-A'선 단면도 및 B-B'선 단면도이다. 소자분리 산화막(12)으로 둘러싸인 p형 영역(11)에 복수의 메모리셀, 즉 복수의 NAND셀을 갖춘 메모리셀 어레이가 형성되어 있다. 이하에는 하나의 NAND셀에 주목해서 설명한다. 이 실시예에서는, 8개의 메모리셀(M1∼M8)이 직렬접속되어 하나의 NAND셀을 구성하고 있다. 각 메모리셀은 기판(11)의 윗쪽에 게이트절연막(13)을 매개해서 부유게이트(14; 14₁,14₂,…14₈)가 형성되어 있고, 이들 부유게이트(14)의 윗쪽에는 층간절연막(15)을 매개해서 제어게이트(16; 16₁,16₂,…16₈)가 형성되어 있다. 각 n형 확산층(19)은, 인접하는 2개의 메모리셀의 한쪽에 있어서는 소오스로서, 다른쪽에 있어서는 드레인으로 공용된다. 그에 따라, 각 메모리셀은 직렬로 접속되게 된다.

NAND셀의 드레인측과 소오스측에는 각각 메모리셀의 부유게이트 및 제어게이트와 동일한 공정에 의해 형성된 선택게이트(14₉,16₉,14₁₀,16₁₀)가 설치되어 있다. 이와 같이 소자형성된 기판의 윗쪽은 CVD산화막(17)으로 피복되어 있고, 이 산화막(17)상에 비트선(18)이 배설되어 있다.

비트선(18)은 NAND셀의 일단의 드레인측 확산층(19)에 접속되어 있다. 열방향으로 나열된 복수의 NAND셀의 동일행의 제어게이트(14)는 공통으로 접속되어 행방향으로 뻗치는 제어게이트선(CG₁,CG₂,…,CG₈)으로서 배설되어 있다. 이들 제어게이트선은 소위 워드선으로 되어 있다. 선택게이트(14₉,16₉,14₁₀,16₁₀)도 각각 행방향으로 뻗치는 선택게이트선(SG₁,SG₂)으로서 배설되어 있다. 선택게이트(14₁₀,16₁₀)와 기판(11) 사이의 게이트절연막(13)을 메모리셀의 게이트절연막보다 두껍게 할 수도 있다. 이와 같이 두껍게 하면, 신뢰성을 높일 수 있다.

제4도는 상기 복수의 NAND셀을 매트릭스형상으로 배열한 메모리셀 어레이의 등가회로를 나타낸 것이다.

제5도는 제1도중의 비트선 제어회로(2)의 구체적인 구성예를 나타낸 것이다. 데이터 랫치겸 감지증폭기로서의 CMOS 폴립플롭(FF)은 제1, 제2의 2개의 신호동기식 CMOS 인버터(IV1,IV2)를 갖추고 있다. 제1의 신호동기식 CMOS 인버터(IV1)는 E타입 p챈널 MOS 트랜지스터(Qp1,Qp2)와 E타입 n챈널 MOS트랜지스터(Qn3,Qn4)를 갖추고 있고, 제2의 신호동기식 CMOS 인버트(IV2)는 E타입 p챈널 MOS트랜지스터(Qp3,Qp4)와 E타입 n챈널 MOS트랜지스터(Qn5,Qn6)를 갖추고 있다.

이 CMOS 플립플롭(FF)의 출력노드와 비트선(BLi)은 신호(øF)에 의해 제어되는 E타입 n챈널 MOS트랜지스터(Qn7)를 매개해서 접속되어 있다.

비트선(BLi)과 V_∝사이에는 CMOS 플립플롭(FF)의 출력노드에 의해 제어되는 E타입 n챈널 MOS트랜지스터(Qn8)와 신호(øV)에 의해 제어되는 E타입 n챈널 MOS트랜지스터(Qn9)가 직렬로 접속되어 있다. 이들 트랜지스터에 의해 검증독출시에 CMOS 플립플롭(FF)의 데이터에 따라 비트선(BLi)이 (V_∝-Vth)로 충전된다.

E타입 p챈널 MOS트랜지스터(Qp5)와 D타입 n챈널 MOS트랜지스터(QD1)의 직렬회로는 비트선(BLi)을 V_∝로 선충전(precharge)하는 회로이다.

트랜지스터(QD1)는 소거시나 기입시에 트랜지스터(Qp5)에 고전압이 인가되는 것을 방지하기 위해 설치 되어 있다. E타입 n챈널 MOS트랜지스터(Qn10)는 비트선(BLi)을 0V로 리셋트하기 위한 리셋트 트랜지스터이다.

CMOS 플립플롭(FF)의 2개의 노드(N11,N12)는 열선택신호(CSLi)에 의해 공통으로 제어되는 2개의 전송게이트[E타입 n챈널 MOS트랜지스터(Qn1,Qn2)]를 매개해서 입출력선(/I/O,I/O)에 각각 접속되어 있다.

또, CMOS 플립플롭(FF)의 노드(N11)는 E타입 n챈널 MOS트랜지스터 (Qn11)의 게이트에 접속되어 있고, 이 트랜지스터(Qn11)의 출력은 기입종료 검출신호(VDTC)로서 이용된다.

제6도에 비트선 제어회로(2)와 메모리셀 어레이(1) 및 프로그램종료 검출회로의 접속관계를 나타낸다.

프로그램종료 검지회로(8)에서의 E타입 p챈널 MOS트랜지스터(Qp6)는 기입종료 검출신호(VDTC)를 출력한다. 제6도에 파선으로 둘러싸여 범예로서 나타낸 바와 같이 FF는 편의상 기호화하고 있다.

이 실시예의 기입시 및 확인시의 회로동작을 다음에 설명한다. 이하의 설명에서는, 상술한 바와 같이 1개의 NAND셀은 8개의 메모리셀의 직렬회로로 구성한 것으로 한다.

기입에 앞서, p형 영역(p형 기판 또는 p형 웰)에 20V(Vpp)를 인가하고, 제어게이트(CG1∼CG8)를 0V로 하여 메모리셀내의 데이터를 소거한다. 이 소거에 의해 메모리셀의 문턱치는 0V 이하로 된다.

제7도는 기입시/기입확인시의 동작을 나타낸 것이다. 제5도에 있어서 기입데이터는 출력선(I/O,/I/O)으로부터 CMOS 플립플롭(FF)으로 랫치된다. 이후, 선충전신호 øP가 ″H″, øP(여기서, /øP는 øP의 반전신호를 의미하는 것임)가 ″L″로 되어 비트선(BLi)이 V_∝로 선충전된다. 또, 전압(VMB)과 øF는 V_∝로부터 중간전위(VM; ∼10V)로 된다. 랫치한 데이터에 의해 비트선(BLi)은 ″0″기입의 경우는 0V로 되고, ″1″기입의 경우는 VM으로 된다. 이때, 제4도에 있어서 선택게이트(SG1)는 VM, 선택게이트(SG2)는 0V이고, 제어게이트로서는 CG2가 선택되어 있는 경우, CG1이 VM, CG2가 고전압(Vpp; ∼20V)이고, CG3∼CG8은 VM이다.

선택게이트(SG1,SG2), 제어게이트(CG1∼CG8)가 0V로 리셋트된 때, 신호(øF)가 ″L″, 리셋트신호(øR)가 ″H″로 되어 비트선(BLi)이 0V로 리셋트된다. 이어서 기입확인동작으로 된다.

기입확인동작시에는, 먼저 선충전신호 øP가 ″H″, /øP가 ″L″로 되어 비트선(BLi)이 V_∝로 선충전된다. 이후, 행디코더(5)에 의해 선택게이트, 제어게이트가 구동된다. 메모리셀의 데이터가 비트선에 독출된 후, 선택게이트(SG1,SG2), 제어게이트(CG1∼CG8)가 리셋트된다. 이후, 검증신호(øV)가 ″H″로 되어 ″1″기입을 한 비트선(BLi)에만 (V_∝-Vth)가 출력된다.

이후, øSP, øRP가 ″H″로 되고, øSN, øRN이 ″L″로 되어 øF가 ″H″로 된다. 신호 øSP가 ″L″로 되고, øSN이 ″H″로 되어 비트선전위가 감지된다. 이후, 신호 øRP가 ″L″로 되고, øRN이 ″H″로 되어 재기입데이터가 랫치된다. 이때, 기입데이터, 메모리셀의 데이터, 재기입데이터의 관계는 하기 표 1에 나타낸 바와 같다.

[표 1]

이후, 기입종료 검지신호(/øDV)가 ″L″로 된다. 만일 모든 재기입 데이터가 ″1″이면, 기입종료 검출신호(VDTC)가 ″H″로 되고, 하나라도 ″0″이 있으면 VDTC는 ″L″로 된다. 기입·기입확인동작은 VDTC가 ″H″로 될 때까지 반복된다. 그리고, 검출결과는 데이터 입출력핀 혹은 READY/BUSY핀으로부터 외부로 출력된다.

이 실시예에서는, 소거, 기입, 독출, 기입확인시에 있어서의 비트선(BLi), 선택게이트(SG1,SG2), 제어게이트(CG1∼CG8)의 전위는 표 2에 나타낸 바와 같다. 여기서는, CG2가 선택된 경우를 나타내고 있다.

[표 2]

제8도는 본 발명의 제2실시예의 NAND형 EEPROM을 나타낸 블럭도로서, 기본적인 구성은 제1도와 동일하다. 제2실시예가 제1실시예와 다른 점은 메모리셀 어레이(1)를 2개의 블럭(1A,1B)으로 분할하고, 이들 블럭(1A,1B)에 공통으로 비트선 제어회로(2)를 설치한 점이다.

제9도 및 제10도는 비트선 제어회로(2) 및 프로그램종료 검지회로(8)를 나타낸 것이다. 제9도에 있어서, E타입 n챈널 MOS트랜지스터(Qn16,Qn17)와 E타입 p챈널 MOS트랜지스터(Qp7,Qp9)에 의해 FF를 구성하고 있다. E타입 n챈널 MOS트랜지스터(Qn14,Qn15)는 FF의 등화(equalize)용 트랜지스터이고, E타입 n챈널 MOS트랜지스터(Qn27,Qn28)는 데이터검출용 트랜지스터이다.

E타입 n챈널 MOS트랜지스터(Qn18)의 E타입 p챈널 MOS트랜지스터(Qp8)는 FF활성화용 트랜지스터이고, E타입 n챈널 MOS트랜지스터(Qn19,Qp20)는 FF의 2개의 노드(N1,N2)와 메모리셀 어레이 블럭(1A,1B)내의 비트선(BLai; i=0.1,…), 비트선(BLbi; i=0.1,…)의 접속용 트랜지스터이며, E타입 n챈널 MOS트랜지스터 (Qn21∼Qn24)는 데이터에 따라 비트선을 (V_∝-Vth)로 충전하기 위한 트랜지스터이다.

제10도에 있어서, E타입 p챈널 MOS트랜지스터(Qp10,Qp11)는 프로그램종료 검지용 트랜지스터이고, /øDVA, /øDVB는 프로그램종료 검지신호이며, øVEA, øVEB는 프로그램종료 검출신호이다.

다음에는 이와 같이 구성된 EEPROM으로의 기입의 확인동작을 제11도에 따라 설명한다. 여기서는, 메모리셀 어레이(1A)의 비트선(BLai)이 선택되어 있는 것으로 한다.

앞의 실시예와 마찬가지로 선택된 제어게이트에 0V 대신에 예컨대 0.5V를 인가함으로써 검증신호(øA)가 출력된다. 먼저, 비트선(BLai)이 3V로 선충전되고, 비트선(BLbi)이 2V가 선충전된다. 그후, 선충전신호 øPA, øPB가 ″L″ 레벨로 되어 비트선(BLai,BLbi)이 부유상태로 된다.

제어게이트와 선택게이트는 행디코더(5)에 의해 선택되어, SG1, CG1, CG3∼CG8은 V_∝, CG2는 예컨대 0.5V로 된다. 통상의 독출에서는 메모리셀의 문턱치가 0V 이상이면, ″0″으로서 독출되지만, 검증독출에서는 0.5V 이상이 아니면 ″0″으로 독출되지 않게 된다.

이후, 비트선(BLai)은 ″1″기입을 한 후이면 검증신호(øAV)에 의해 (V_∝-Vth)로 충전된다. 여기서, 검증신호에 의해 수행되는 선충전의 전압레벨은 선택 비트선의 선충전전압 이상이면 좋다. 등화신호(øE)가 출력되어 CMOS 플립플롭이 리셋트된다. 이후, øA, øB가 ″H″로 되어 노드(N1,N2)가 각각 비트선(BLai,BLbi)과 접속된다. øP가 ″L″레벨, øN이 ″H″레벨로 되어 비트선(BLai)의 데이터가 독출되고, 독출된 데이터는 랫치되어 다음의 재기입 데이터로 된다. 이때, 재기입 데이터는 전회(前回)의 기입데이터에 의해 검증독출시의 메모리셀의 데이터로부터 변환된다. 이 데이터변환은 앞의 실시예의 표 1과 동일하다.

이후, /øDVA가 ″L″로 되어 앞의 실시예와 마찬가지로 기입종료이면, VDTCA가 ″H″로 되고, 프로그램 종료 검출신호(øVEA)가 ″L″로 되어 기입동작이 종료된다. 이때, 검출결과는 데이터 입출력핀 혹은 READY/BUSY핀으로부터 외부로 출력된다.

이 실시예의 검증독출/재기입에 의해서도 앞의 실시예와 마찬가지로 ″0″ 기입되는 메모리셀의 불필요한 문턱치의 상승은 억제된다.

이 실시예에서는 소거, 기입, 검증독출, 독출시의 제어제이트(CG1∼CG8) 및 선택게이트(SG1,SG2)의 전위는 표 3에 나타낸 바와 같다. 표 3에서는 제어게이트 (CG2)가 선택되고, 비트선(BLai)이 선택된 경우의 전위관계를 나타내고 있다.

[표 3]

제12도는 본 발명에서의 비트선 제어회로(2)내의 데이터 랫치부와 프로그램종료 검지회로(8)를 선택비트선과의 관계에 의해 모식적으로 나타낸 것이다. 동도(a)는 앞의 제1실시예에서 나타낸 것이다. E타입 n챈널 MOS트랜지스터(QnD0∼QnDm)는 제5도의 트랜지스터(Qn11)에 상당하고, E타입 p챈널 MOS트랜지스터(Qp12)는 제6도의 프로그램종료 검지회로(8)의 트랜지스터(Qp6)에 상당한다.

동도(b)는 데이터검출용 E타입 n챈널 MOS트랜지스터를 직렬로 한 것이다. 데이터 검출용 트랜지스터(QnD0∼QnDm)의 게이트가 모두 ″H″라면 프로그램은 종료되고, Vx는 ″L″로 된다.

또, 동도(c), (d)에서는 데이터검출용 트랜지스터로서 E타입 p챈널 MOS트랜지스터(QpD0∼QpDm)를 이용하고, 프로그램종료 검지회로(8)에 E타입 p챈널 MOS트랜지스터(Qn29)를 이용하고 있다. 이와 같은 구성에 있어서도, (a)와 마찬가지로 기입을 종료할 것인지의 여부를 검출할 수 있다.

상기한 제12도(a)와 같이, 검출용 트랜지스터(QnD0∼QnDm)를 병렬로 접속한 경우에는 비트선이 수 1000비트로 되어도 적정한 검출이 가능하다. 또 동도(b)와 같이 그들 트랜지스터를 직렬로 접속한 경우에는 인접하는 트랜지스터의 소오스와 드레인을 공통화할 수 있으므로, 패턴면적을 작은 것으로 할 수 있다.

제13도는 제12도의 회로를 1트랜지스터(NOR형)의 플래시 EEPROM에 적용한 경우를 나타낸 실시예이다. NOR형의 플래시 EEPROM에서는 기입종료시에 데이터가 반전되기 때문에, 제13도에 나타낸 바와 같이 FF에 있어서의 제12도와는 역의 단자를 데이터검출용 트랜지스터에 접속하면 좋다.

다음에는 NOR형 플래시 EEPROM에 대한 실시예에 관하여 설명한다.

일본국 특개평 3-250495호 공보의 제6도에, NOR형의 메모리셀구조를 채용하면서 NAND형의 것과 동 정도의 고집적도를 달성한 메모리가 기재되어 있다. 이 메모리에 있어서는, 기입, 소거동작을 동시에 F-N[파울러-노드하임(Fowler-Nordheim)]터널전류로 수행할 수 있다. 이 메모리에 전술한 바와 같은 본 발명의 실시예에서의 일괄검증회로를 적용함으로써 기입검증시간을 대폭적으로 단축시킬 수 있다.

이와 같이 한 실시예를 제14도 및 제15도를 참조해서 설명한다.

이 실시예의 회로구성은 제14도에 나타내었다. 이 장치가 NAND형 E²PROM과 다른 점은 다음과 같다. 즉, 메모리셀 블럭(MCB)중의 메모리셀(MC)에 기입되는 데이터는 데이터 랫치(DR)에 랫치된다. 이 데이터 랫치(DR)의 반대측의 노드로부터 검출트랜지스터로 신호를 출력하도록 되어 있다.

제15도에 데이터의 기입이 완료된 셀과 소거가 완료된 셀의 문턱치(Vth)의 분포를 나타낸다.

소거(erase), 기입(write) 및 독출(read)의 다(多) 동작에서의 각 부위로의 인가전압은 표 4에 나타낸 바와 같다.

[표 4]

다음에는 소거동작에 대해 설명한다.

데이터 재기입 대상으로서의 블럭을 그 블럭의 행디코더에 의해 선택한다. 또, 선택 메모리셀에 대응하는 비트선을 부유상태로 하고, 워드선을 20V로 한다. 그에 따라, 선택 메모리셀의 부유게이트로 전자가 주입되게 되는데, 이 주입은 F-N전류에 의해 이루어진다. 이 때문에, 전류량이 극히 적어진다. 따라서, 수 1000비트분의 메모리셀에 대해 동시에 소거를 수행할 수 있다.

소거후의 검증동작은 일괄검증동작에 의해 이루어진다. 즉, 워드선에 예컨대 5V를 인가한다. 이때 소거대상으로 한 메모리셀은 소거동작에 의해 그 문턱치가 충분히 정방향으로 시프트되어 있는지의 여부에 따라 온/오프된다. 즉, 오프이면 소거 OK라는 것을 알 수 있다.

좀 더 상세하게는, 검증동작은 다음과 같이 해서 수행된다. 신호(PRE)가 ″L″레벨로 되어 트랜지스터(T_PRE)가 온된다. 그에 따라, 이 트랜지스터(T_PRE)를 매개해서 선충전선(PRECL)은 V_∝에 의해 선충전된다. 이때 선택선(BSL)을 5V로 하여 선택게이트(SG)를 온시킨다. 그에 따라, 비트선(BL)도 선충전된다. 워드선(WL)중 선택대상으로 하는 것을 5V로 한다. 이때, 메모리셀중 충분히 소거가 이루어진 메모리셀은 오프되고, 이루어지지 않은 메모리셀은 온된다. 메모리셀이 오프/온되면, 비트선(BL) 즉 선충전선(PRECL)의 선충전전위는 유지/방전된다. 이때의 선충전선(PRECL)의 전위를 감지증폭기로 검지하여 데이터 랫치(DR)에 랫치시켜 놓는다. 이후, 신호(ERV)를 ″H″로 하여 데이터 랫치(DR)의 내용을 노드(NA)로 독출한다. 노드(NA)의 전위는 그 노드(NA)에 대응하는 열에서의 복수의 메모리셀 모두가 소거 OK인 경우에는 ″L″로 되고, 메모리셀중 하나에라도 소거 NG가 있으면 ″H″로 된다. 노드(NA)의 전위는 검증트랜지스터(T_VE)의 게이트에 인가된다. 이 트랜지스터(T_VE)는 노드(NA)의 ″L″/'H″에 의해 온/오프된다. 온/오프에 의해 일괄검증 감지선(L_VE)의 전위는 V_ss레벨로 되지 않거나 /V_ss레벨로 된다. 이상의 동작은 각 열마다 수행된다. 따라서, 일괄검증 감지선(L_VE)의 레벨은 전(全) 열의 전 셀에 대하여 검증 OK인 경우에는 ″H″로 되고, 어느 열의 어느 셀이 하나라도 검증 NG인 경우에는 ″L″로 된다.

다음에는 기입동작(프로그램동작)에 대해 설명한다.

프로그램대상으로서의 블럭의 워드선을 0V로 한다. 그 밖의 블럭의 워드선은 10V로 하여 각 메모리셀에서의 드레인-게이트간의 전계스트레스를 완화시켜 둔다. 프로그램 대상 블럭에 있어서, 부유게이트로부터 전자를 추출하고자 하는 메모리셀에 연결된 비트선을 선택적으로 20V로 하여 프로그램한다.

프로그램검증은, 검증독출시의 선충전선(PRECL)의 전위의 ″H″/″L″레벨과 프로그램 데이터의 ″0″/″1″에 의해 판단된다. 단, 일괄검증은 신호(PRV)를 ″H″로 함으로써 수행된다. 그리고, 프로그램 NG인 경우에는 재기입을 수행한다. 이 재기입에 있어서, ″0″기입 OK인 셀에 연결된 선충전선(PRECL)은 ″L″레벨로 방전된다. 그 때문에, 재기입시에는 비트선이 ″L″레벨로 되어 있으므로, 부유게이트로부터 전자가 방출되지 않게 된다. 그에 반해, ″1″기입 OK인 셀에 연결된 셀에 있어서는 문턱치가 충분히 낮아지고 있다. 이 때문에, 재프로그램시 선충전전위는 ″1″기입 OK인 셀을 매개해서 방전되어 ″L″레벨로 된다. 따라서, 재프로그램해도 ″1″기입 OK인 셀의 문턱치는 변화하지 않게 된다. 그에 반해, 프로그램 NG 즉 ″1″기입 NG인 경우는 선충전전위의 방전에 의한 저하는 없다. 이 때문에, ″H″레벨이 다시 랫치되어 다시 프로그램되게 된다.

이상 설명한 바와 같은 실시예에서는 다음과 같은 효과를 얻을 수 있다.

셀구조가 NAND형 셀구조와 동일하기 때문에, 미세화가 가능하여 칩을 소형화할 수 있다. 더욱이, 셀자체는 NOR형이기 때문에, 동작전류(Icell)가 커서 고속에서의 랜덤 엑세스가 가능하다. 더욱이, 페이지기입/페이지독출이 가능하다.

제12(b), (c)의 실시예에 있어서는, 데이터검출용 트랜지스터의 게이트를 직접 비트선(BLi)에 접속해도 동일한 작용을 실현할 수 있다. 이와 같은 예를 제16도(a), (b)에 각각 나타냈다. 마찬가지로, 제13도(a), (d)의 실시예에 있어서는 데이터검출용 트랜지스터의 게이트를 직접 비트선(BLi)에 접속해도 동일한 작용을 실현할 수 있다. 이것을 제17도(a), (b)에 각각 나타냈다.

또 제12도, 제13도, 제16도, 제17도에서는 단일 비트선(single bit-line)방식을 채용하고 있지만, 개방(open) 혹은 절반(folded) 비트선방식으로 할 수도 있다. 이 경우에는 데이터검출용 트랜지스터와 CMOS 플립플롭(FF) 및 선택비트선의 구성을 본 실시예와 동일하게 하면 좋다.

제12도, 제13도, 제16도, 제17도는 데이터검출용 트랜지스터와 CMOS 플립플롭(FF) 및 선택비트선의 구성을 모식적으로 나타낸 것으로서, 각종 비트선방식으로도 동일하게 실시할 수 있는 것이다.

이어서, 본 발명의 더욱 다른 실시예에 대해 설명한다. 이상에 설명한 각 실시예에서는 비트선의 일단에 설치된 CMOS 플립플롭(데이터 랫치겸 감지증폭회로)의 일단을 검지용 트랜지스터의 게이트전극에 접속하고 있다. 그리고 어드레스신호에 의하지 않고, 모든 데이터 랫치내의 내용이 ″1″ 기입 데이터인지의 여부를 검지해서 기입상태가 충분한지의 여부를 검지하고 있다.

이 때문에, 불량열번지나 구제용으로 설치된 미사용 용장열번지의 데이터 랫치회로의 데이터도 검지해 버리게 된다. 본래 기입상태는 충분한데도 불충분한 것처럼 검지해 버려 기입이 종료하지 않는 문제가 생기는 원인으로 된다. 즉, 데이터기입후의 기입상태확인동작이 불량열번지 혹은 미사용 열번지의 영향으로 오동작해 버릴 우려가 있다.

그래서 본 실시예에서는, 재기입데이터를 검지하는 검지회로의 오동작을 구제하는 수단을 설치하고 있다. 그에 따라, 불량열번지 혹은 미사용 열번지의 기입상태의 영향을 받지 않고, 본래 사용하고 있는 열번지에 대해서만 기입상태의 검지를 가능하게 하고 있다.

기본적인 구성은 제1도 내지 제7도에 나타낸 제1실시예와 동일하다. 제1실시예에 부가해서 본 실시예에서는 재기입데이터를 검지하는 검지회로의 오동작을 구제하기 위해 후술되는 바와 같이 기입종료 검지용 MOS 트랜지스터에 휴즈 및 불휘발성 메모리를 접속하고 있다.

제18도(a)는 기입/기입확인시의 알고리즘을 나타낸 것이다. 프로그램명령이 입력되면, 용장열을 포함한 모든 열번지의 데이터 랫치회로에 ″1″프로그램 데이터가 자동적으로 랫치된다. 여기서, 모든 열번지는, 셀 어레이가 분할됨과 더불어 데이터 랫치회로도 분할되어 있는 경우에는, 선택된 분할부분의 모든 열번지를 가리키게 된다.

기입동작은 제1실시예와 완전히 동일하고, 기입확인동작에 대해서도 제1실시예와 거의 동일하다. 다만, 상기의 표 1에 있어서 불량열번지 및 미사용 열번지의 메모리셀은 데이터 입력전에 ″1″로 리셋트되어 있다. 이 때문에, 기입데이터나 메모리셀의 데이터에 관계없이 재기입데이터는 항시 ″1″로 된다.

제18도(a)에 나타낸 알고리즘에 따라 기입/기입확인동작을 수행하면, 예컨대 불량열번지에 ″0″이 기입되지 않은 메모리셀이 있더라도, 이 메모리셀에 영향을 받아 기입종료 검지동작이 오동작하지 않게 된다. 좀 더 구체저으로 말하면, 기입상태는 불충분함에도 불구하고 불량열번지나 미사용 열번지의 메모리셀의 영향을 받아 기입불출분이라고 잘못 검지해서 기입이 종료되지 않게 되는 문제를 미연에 방지할 수 있다.

제18(b)는 다른 알고리즘을 나타낸다. 예컨대, 어떤 불량열번지의 비트선이 접지전위와 단락되어 있다고 하자. 이 경우, 제18도(a)와 같이 ″1″프로그램 데이터를 셋트하면, 중간전위(VM)가 이 비트선에 인가되게 된다. 그에 따라, 중간전위(VM)가 접지전위와 단락된다. 그에 따라, 승압회로에서 발생되는 VM이 소정의 전압까지 승압되지 않는 경우가 있다.

이 때문에 제18도(b)에 나타낸 알고리즘에서는, 외부로부터의 데이터 입력후 미사용 열번지(를 포함하는 불량번지)에만 ″0″프로그램 데이터를 자동적으로 셋트하고, 또 검증독출후에 미사용 열번지에 ″1″프로그램 데이터를 자동적으로 셋트한다. 이와 같이 하면, 비트선의 누설(leak)이라고 하는 불량에도 영향을 받지 않고 신뢰성 높은 NAND셀형 EEPROM을 실현할 수 있다. 여기서, 제18도(a), (b)의 어느 것에 있어서도, 파선내의 부분은 자동적으로 EEPROM내에서 수행되는 것을 나타내고 있다.

제19도(a)에 제6도에 도시된 CMOS 플립플롭의 데이터 랫치겸 감지증폭기와 기입종료 검지용 트랜지스터를 모식적으로 나타내었다. 또 제17도(b), (c)에 기입종료 검지회로의 오동작 구제를 위해서 기입종료 검지용 MOS트랜지스터에 휴즈(Fu1, Fu2)를 접속한 예를 나타내었다. 제17도(b)는 기입종료 검지용 MOS 트랜지스터의 소오스와 접지선 사이에 폴리 Si선이나 A1선으로 이루어진 휴즈(Fu1)를 설치하고 있다. EEPROM 테스트후에 이들 휴즈(Fu1)중 불량열번지나 미사용 열번지에서의 휴즈(Fu1)는 레이저광 등에 의해 절단된다. 그에 따라 휴즈(Fu1)가 절단된 열번지에 관해서는 기입종료 검지동작이 수행되지 않게 된다.

제19도(c) 휴즈(Fu2)로서 불휘발성 메모리셀을 이용한 것이다.

이 불휘발성 메모리셀을 휴즈로서 이용하기 위해, 먼저 자외선을 쐬어 휴즈 데이터를 소거(초기화)한다. 즉 예컨대 메모리셀(Fu2)의 Vth를 부(負)로 하거나, 또는 0＜Vth＜V_∝로 한다. 휴즈 데이터를 프로그램하기 위해서 VF1을 예컨대 V_∝이상의 VM 정도로 인가하고, VF2를 0으로 하며, 더욱이 VDTC를 V_∝로 한다. 기입종료 검지용 MOS트랜지스터의 소오스와 접지전위 사이를 절단하고자 하는 열번지에 연결된 랫치에 ″0″프로그램 데이터를 랫치시키고, 절단하고자 하지 않는 열번지에 연결된 랫치에는 ″1″프로그램 데이터를 랫치시킨다. ″0″데이터를 랫치하고 있는 열번지에서의 메모리셀[휴즈(Fu2)]에는 전류가 흘러 열전자(hot electron) 주입에 의해 그 Vth가 상승해 가고, ″1″데이터를 랫치하고 있는 열번지에서의 셀[휴즈(Fu2)]에는 전류가 흐르지 않으므로 그 Vth는 상승하지 않는다. 이 경우, VF2를 V_∝로 하고, VDTC를 0V로 해도 좋다.

통상 동작시에는 각 부의 전위를 다음과 같이 설정한다. 즉, 휴즈 데이터의 소거시의 메모리셀의 Vth가 부로 된 경우에는, 메모리셀의 Vth를 정(正)으로 하고, VF1을 접지전위로 하여 메모리셀[휴즈(Fu2)]을 절단상태로 한다. 메모리셀의 Vth가 데이터 소거시에 0＜Vth＜V_∝의 범위에 있는 경우에는, 그 메모리셀의 Vth를 Vth＞V_∝로 하고, VF1=V_∝로 하며, VF2를 접지시켜 메모리셀의 절단상태를 얻는다.

휴즈용 메모리(Fu2)의 데이터 소거에 즈음해서 VF1을 접지전위로 하고, VF2를 V_∝이상의 VM 정도로 하며, 터널전류에 의해 휴즈의 Vth를 Vth＜0V 혹은 0V＜Vth＜V_∝로 해도 좋다.

제20도(a)는 제19도(c)에 도시된 회로중 어느 하나의 열에 주목해서 살펴본 것이다. 제20도(b)는 제20도(a)의 기입종료 검지용 MOS트랜지스터와 휴즈용 불휘발성 메모리의 평면도이고, 제20도(c)는 제20도(b)의 X-X'선 단면도이다. 기입종료 검지용 MOS트랜지스터와 휴즈용 불휘발성 메모리는 NAND셀형 메모리셀의 형성시에 동시에 형성된다. 기입종료 검지용 MOS트랜지스터의 게이트전극은 NAND셀의 선택게이트와 마찬가지로 2층의 구조를 갖추고 있고, 소자분리용 절연막(12)상에서 이들 2층의 게이트는 서로 접속된다.

기입종료 검지용 MOS트랜지스터 및 휴즈용 불휘발성 메모리셀 등과 제1소자는 NAND셀에서의 선택 트랜지스터 및 메모리셀 등과 같은 제2소자와 동일하게 형성된다. 예컨대, 제1소자의 n형 확산층의 농도는 열전자의 주입에 의해 프로그램하기 쉽도록 다소 낮게 해도 좋다. 예컨대, 제1소자의 n형 확산층의 농도를 제2소자보다 낮은 n형 확산층을 갖는 주변 트랜지스터의 n형 확산층의 농도로 한다. 그리고, 제2소자를 주변트랜지스터의 n형 확산층과 동시에 형성해도 좋다.

제21도는 기입종료 검지용 MOS트랜지스터와 휴즈용 불휘발성 메모리셀의 다른 예를 나타낸 것이다. 동도(a)는 소자구도 단면도, 동도(b), (c)는 동도(a)의 등가회로도이다. 휴즈용 불휘발성 메모리셀로의 프로그램은 제20도의 것과 마찬가지로 해서 이루어진다. VF2를 접지시켜 프로그램하는 경우는 제21도(b)에 나타낸 바와 같이 되고, VDTC를 접지시켜 프로그램하는 경우는 제21도(c)와 같이 된다. 또, 이 구조는 제20도에 도시된 트랜지스터와 마찬가지로 해서 형성된다.

또, 제20도, 제21도에 도시된 불휘발성 메모리셀에 프로그램하는 경우에는 전원전위(V_∝)를 통상 동작시보다도 높게 해서 프로그램하면 효율이 좋다. 더욱이, CMOS 플립플롭의 전원(VMB)을 예컨대 V_∝이상의 VM으로 해서 프로그램하면 효율이 좋다.

제22도는 제19도(b), (c)에 도시된 휴즈를 갖춘 회로에 있어서 NAND셀형 EEPROM에 대한 프로그램 알고리즘을 나타낸 것이다.

프로그램명령투입(S1) 후, 자동적으로 미사용 열(불량열을 포함하는 것으로 한다)번지를 포함하는 전 열번지에 ″0″프로그램 데이터가 셋트된다(S2). 그후, 페이지 모드로 프로그램 데이터가 입력되고(S3), 자동적으로 기입/기입확인/기입종료검출이 이루어진다(S4∼S7). 미사용 열에 ″0″프로그램 데이터를 셋트하는 것은, 프로그램시에 미사용 비트선에 중간전위(VM)가 인가되지 않도록 하기 위함이다. 또한, VM이 승압회로의 출력이고, 미사용 비트선이 예컨대 접지전위와 단락되어 있다고 가정하면, VM이 소정의 전위로 승압되지 않기 때문이다.

제23도는 제19도(b)의 다른 예를 나타낸 것이다. 동일하게 열어드레스 선택신호(CSLi)를 공유하는 비트선에 기입종료 검지용 MOS트랜지스터가 접속되어 있다. 이들 트랜지스터에 대한 휴즈는 공유해도 좋은데, 이쪽이 배치(layout)면적이 작아진다. 당연히 이 휴즈는 불휘발성 메모리로 대용해도 좋다.

다음에는 상술한 구제수단을 제8도 내지 제11도에 도시된 제2실시예에 적용한 실시예에 대해 설명한다.

기본적인 동작은 제2실시예와 동일하다. 이 실시예에서도, 제18도에 나타낸 알고리즘으로 프로그램하면, 미사용 열번지의 영향에 의한 기입종료 검지회로의 오동작을 가급적 줄일 수 있다.

또, 제24도에 도시된 바와 같이 휴즈를 이용해서 제22도의 알고리즘에 따라 프로그램해도 좋다. 제24도(a)의 경우, 하나의 데이터 랫치겸 감지증폭기에는 2개의 기입종료 검지용 MOS트랜지스터가 접속되어 있고, 이들 2개의 트랜지스터에는 각각 1개씩 휴즈가 접속되어 있다. 프로그램시의 휴즈의 절단은 2개의 휴즈에 대해 동시에 이루어진다. 따라서, 제24도(b)와 같이 하나의 휴즈를 이용하도록 해도 좋다. 또, 제24도(a), (b)에 있어서 휴즈로서 부휘발성 메모리를 이용할 수도 있다.

제19도(b), (c)의 회로를 제25도(a), (b)와 같이 각각 변경해도 동일한 기능을 갖게 할 수 있다. 또, 제26도(a), (b)와 같이 검지용 MOS트랜지스터로서 E타입 p챈널 MOS트랜지스터를 이용해도 좋다. 제27도 비트선에 직접 검지용 MOS트랜지스터를 접속한 경우의 예를 나타낸 것이다. 이 예에 있어서도 휴즈로 불휘발성 메모리를 이용할 수 있다.

제28도는 제3실시예를 설명하기 위한 타이밍도이다. 전(全) 열번지에서의 데이터 랫치겸 감지증폭회로에 각각 ″0″, ″1″ 프로그램 데이터를 일괄해서 랫치시키는 동작을 설명하기 위한 것이다.

제28도(a)에 있어서, øF는 ″L″을 유지하고, I/O가 ″H″로 되며, /I/O가 ″L″로 되고, øSP=″L″, øSN=″H″로 된다. 이어서 øRP=″L″, øRN=″H″로 되어 ″1″랫치가 종료된다.

″0″랫치의 경우는, 동도(b)와 같이 I/O=″L″, /I/O=″H″로 된다. FF가 비활성으로 된 후, 먼저 øRP=″L″로, øRN=″H″로 된다. 이어서 øSP=″L″, øSN=″H″로 된다.

제29도는 제4실시예를 설명하기 위한 타이밍도이다. 이 타이밍도는, 전 열번지에서의 데이터 랫치겸 감지증폭기에 ″0″ 또는 ″1″프로그램 데이터를 랫치시킬 때의 동작을 나타내고 있다. øA, øB는 ″L″를 유지하고, I/O, /I/O는 데이터 ″0″ 또는 ″1″에 맞춰서 전위가 결정된다. øP=″H″, øN=″L″로 되어 FF가 비활성화상태로 된다. 이후, øE가 ″H″로 되어 등화된다. 등화종료후, 전 열선택신호(CSL)가 ″H″로 되어 øP=″L″, øN=″H″로 되어 랫치된다.

여기서, 제28도 및 제29도에서 말하는 전 열이라고 하는 것은, 예컨대 셀 어레이가 분할되어 있고, 그에 따라 데이터 랫치겸 감지증폭기도 분할되어 있는 경우에는 선택된 부분에 대한 전 열을 말하는 것이다. 또, 제28도에서는 개방 비트선방식을 취하고 있지만, 절반 비트선방식에 대해서도 마찬가지로 적용할 수 있다.

제30도는 제3실시예의 변형예로서, 하나의 CMOS 플립플롭(FF)을 인접한 2개의 비트선에서 공유하는 경우를 나타낸 것이다. 비트선(BL)중 플립플롭(FF)과 반대측단에 E타입 p챈널의 기입종료 검지용 MOS트랜지스터(T1,T2)의 게이트를 접속하고 있다. 동일하게 열선택신호(CSLi)에 의해 선택되는 비트선에 게이트가 접속된 기입종료 검지용 MOS트랜지스터(T1,T1; T2,T2)의 휴즈(F1,F2)는 제30도에 나타낸 바와같이 공유할 수 있다. 또, 휴즈(F1,F2)를 전원전위(V_∝)와 기입종료 검지용 MOS트랜지스터(T1,T2)의 소오스 사이에 들어가게 할 수도 있다[제31도(a)].

이 경우에는 2개의 휴즈를 하나의 휴즈(F)로 공유할 수 있다[제31도(b)].

이와 같이 제3 및 제4실시예에 의하면, 이전에 설명한 제1 및 제2실시예와 동일한 효과외에, 다음과 같은 효과도 얻을 수 있다. 즉, 기입검증독출의 결과를 검지할 때에 미사용 열번지 혹은 불량열번지의 영향을 받지 않고 기입상태를 확인할 수 있다. 그에 따라 오동작이 극히 적은 기입종료 검지회로를 갖춘 EEPROM을 얻을 수 잇다.

다음에는 본 발명의 제5실시예에 대해 설명한다.

제32도는 제5실시예의 NAND셀형 EEPROM의 블럭도이다. 메모리셀 어레이(1)에 대해 데이터기입, 독출, 재기입 및 검증독출을 수행하기 위한 비트선 제어회로(2)가 설치되어 있다. 이 비트선 제어회로(2)는 데이터 입출력버퍼(6)에 연결되어 있다. 열디코더(3)의 출력은 비트선 제어회로(2)를 매개해서 메모리셀 어레이(1)에 인가된다. 열디코더(3)는, 어드레스 버퍼(4)로부터의 어드레스신호와 열용장(column redundancy)회로(10)의 출력인 용장어드레스신호를 수신한다. 어드레스 버퍼(4)로부터의 어드레스신호는 열용장회로(10)에 인가된다. 또, 메모리셀 어레이(1)에서의 제어게이트 및 선택게이트를 제어하기 위해 행디코더(5)가 설치되어 있고, 메모리셀 어레이(1)가 형성되는 p형 기판 또는 n형 기판의 전위를 제어하기 위해 기준전위 제어회로(7)가 설치되어 있다.

프로그램종료 검지회로(8)는 비트선 제어회로(2)에 랫치되어 있는 데이터를 검지하여 기입종료신호를 출력한다. 기입종료신호는 데이터 입출력버퍼(6)를 매개해서 외부로 출력된다. 또, 어드레스신호와는 무관하게 비트선을 소정의 전위로 충전하기 위해 비트선 충전회로(9)가 설치되어 있다. 메모리셀 어레이(1)의 등가회로는 제2도에 나타낸 것과 동일하다.

제33도는 메모리셀 어레이(1)와 비트선 제어회로(2), 비트선 충전회로(9)의 구체적인 구성을 나타낸 것이다. 제2도에 나타낸 NAND셀(NC)이 매트릭스형상으로 배치되어 있다. NCijr(i=0∼k,j=0∼n)는 용장부이다. 데이터 랫치겸 감지증폭기(R/W0∼R/Wm,R/W0r∼R/Wkr)는 각각 E타입 n챈널 MOS트랜지스터의 데이터전송용 트랜지스터(QFn0∼QFnm,QFN0r∼QFnkr)를 매개해서 비트선(BL0∼BLm, BL0r∼ BLkr)에 접속되어 있다. 데이터 랫치겸 감지증폭기(R/W)의 입력인 열선택신호(CSL0∼CSLm,CSL0r∼CSLkr)는 열디코더(4)의 출력(CSL0∼CSLm)과 열용장회로(10)의 출력(CSL0r∼CSLkr)이다. 비트선(BL0∼BLm)중 (k=1)개까지는 용장부의 비트선(BL0r∼BLkr)으로 치환할 수 있다.

E타입 n챈널 MOS트랜지스터(QRn0∼QRnm,QRn0r∼QRnkr)는 리셋트용 트랜지스터로서, 비트선을 접지전위로 리셋트시키기 위한 것이다. E타입 N챈널 MOS트랜지스터(QPn0∼QPnm,QPn0r∼QPnkr)는 충전용 트랜지스터로, 필요에 따라 비트선 충전전압(VBL)을 비트선에 전송하는 것이다.

휴즈(F0∼Fm,F0r∼Fkr)는 충전용 트랜지스터와 VBL 사이를 절단하기 위한 것으로, 불량비트선을 포함하는 미사용 비트선에 접속되어 있는 것은 모두 절단된다. 예컨대, 비트선(BL2)을 용장비트선(BL0r)으로 치환한 경우에는 휴즈(F2)를 절단한다. 잔여의 용장비트선(BL1r∼BLkr)을 사용하지 않을때에는, 휴즈(F1r∼Fkr)는 모두 절단된다.

제34도는 기입시의 동작을 나타낸다. 기입동작에 앞서서 전 데이터 랫치겸 감지증폭기(R/W)는 ″0″프로그램 데이터로 리셋트된다. 그후, 데이터선(I/O,/I/O)으로부터 프로그램 데이터가 R/W로 전송되어 랫치된다. 전 R/W에 데이터가 랫치되는 동안 비트선과 제어게이트 및 선택게이트의 선충전이 수행된다. 비트선 리셋트신호(øR)가 ″L″로 된후, 비트선 선층전신호(øP)와 충전전압(VBL)이 전원전압(V_∝)으로 된다. 사용하지 않은 비트선이외의 비트선, 즉 사용되느 비트선은 V_∝로 충전된다. NAND셀의 제어게이트(CG1∼CG8)와 선택게이트(SG1)가 V_∝로 충전된다. 선택게이트(SG2)는 기입동작중에 접지전위로 된다. 이후, 비트선 선충전신호(øP)와 충전전압(VBL)이 중간전위(VM; 10V 정도)로 승압되어 비트선(BL)과 제어게이트(CG1∼CG8) 및 선택게이트(SG1)도 VM을 승압된다.

데이타랫치가 종료한후, 선충전신호(øP)가 ″L″로 되고, 데이터전송신호 (øF)가 V_∝로 된 다음 VM까지 승압된다. 랫치된 프로그램 데이터에 의해 ″0″ 데이터가 랫치되어 있는 비트선만이 접지전위로 된다. 또, 선택된 제어게이트(여기서는 CG2)가 고전압(Vpp; 20V 정도)까지 승압된다. 불량비트선을 포함한 사용하고 있지 않은 비트선은, 데이터 랫치동작전에 대응하는 R/W가 ″0″ 프로그램 데이터로 리셋트되어 있기 때문에, 접지전위를 유지한다. R/W에 ″0″ 프로그램 데이터가 랫치되어 있는 비트선에 접속된 메모리셀에서는 문턱치가 상승하고, R/W에 ″1″ 프로그램 데이터가 랫치되어 있는 비트선에 접속된 메모리셀에서는 문턱치가 변화하지 않고 소거시의 문턱치를 유지한다.

제어게이트(CG1∼CG8)와 선택게이트(SG1)가 접지전위로 리셋트된후, 데이터 전송신호(øF)가 접지되어, 리셋트신호(øR)가 ″H″로 되어 비트선은 접지전위로 리셋트된다.

이 기입동작중, 데이터로드(data load)에 앞서서 수행되는 전 R/W를 ″0″프로그램 데이터로 리셋트시키는 동작과, 비트선 충전회로의 휴즈절단동작에 의해 사용하고 있지 않은 비트선에는 중간전위(VM)가 인가되지 않는다.

제35도는 독출동작을 나타낸 것으로, 리셋트신호(øR)가 ″L″로 되고, 선충전신호(øP)가 ″H″로 된다. 그에 따라, 사용하고 있지 않은 비트선 이외의 전 비트선은 VBL(전형적으로는 V_∝)로 충전된다. 선택된 제어게이트(여기서는 CG2)를 접지시키고, 잔여의 제어게이트(CG1,CG3∼CG8)를 ″H″(전형적으로는 V_∝)로 한다. ″0″ 데이터가 기입된 메모리셀의 문턱치가 높기 때문에 (Vth＞0V), 비트선전위는 ″H″를 유지한다. 그 반면에, ″1″ 데이터가 기입된 메모리셀의 문턱치가 낮기 때문에 (Vth＜0V), 비트선전위는 ″L″로 된다. 메모리셀의 데이터가 비트선전압으로서 비트선에 출력된 후, 데이터 전송신호 (øF)가 ″H″로 되어 데이터 랫치겸 감지증폭기(R/W)에 의해 비트선전압이 감지된다. 여기서, 메모리셀의 각 부의 전위는 표 2와 동일하게 된다.

이와 같이 본 실시예에 의하면, 비트선 충전회로의 휴즈절단에 의해 불량비트를 구제할 수 있으므로, 앞에 설명한 제3 및 제4실시예와 동일한 효과를 얻을 수 있다.

제36도는 제6실시예를 나타낸 도면으로, 제33도와 마찬가지로 메모리셀 어레이(1)와 비트선 제어회로(2) 및 비트선 충전회로(9)의 구체적인 구성을 나타낸 것이다.

인접하는 2개의 비트선 BLai과 BLbi, BLajr과 BLbjr(여기서, i=0∼m,j=0∼k)에 대해 각각 데이터 랫치겸 감지증폭기(R/Wi,R/Wjr; i=0∼m,j=0∼K)가 1개씩 배치된다. 비트선(BLai)에 대해 데이터 전송신호(øFa), 리셋트신호(øRa), 선충전신호(øPa)가 준비되고, 비트선(BLbi)에 대해 øFb, øRb, øPb가 준비된다. 또, 비트선 충전전압전원(VBL)은 BLai, BLbi에 대해 공통으로 준비된다.

제37도 및 제38도는 각각 기입, 독출동작을 나타낸 것이다. BLai가 선택된 경우, BLai에 관해서는 제33도의 실시예와 마찬가지로 동작하고, 비선택 비트선(BLbi)은 기입동작중 중간전위(VM)로 충전된 상태에서 BLbi에 접속되는 메모리셀로의 오기입을 방지한다. 또, BLbi는 독출동작중에는 접지된 상태를 유지하고서, 비트선 사이의 결합노이즈(coupling noise)를 억제하는 동작을 한다. 메모리셀의 각 부의 전위를 표 5에 나타낸다.

[표 5]

제39도는 제33도의 실시예의 변형예로서, 여기서는 데이터I/O선(I/O0∼I/O3)을 이용하고 있고, 또한 4개의 데이터 랫치겸 감지증폭기(R/W)에 공통의 열선택신호(CSLi)가 입력된다. CSLi가 공통으로 입력되는 4개의 비트선중 1개라도 누설불량이 있으면, 4개를 모아서 구제하지 않으면 안된다. 이 때문에, 이 실시예에서는 휴즈는 4개를 1개로 모아 놓았다. 제36도에 도시된 실시예에서도 이것과 마찬가지로 제40도에 도시된 바와 같이 CSLi를 공통으로 입력하는 복수개의 비트선의 휴즈를 1개로 모을 수 있다.

제41도는 제36도에 도시된 실시예의 변형예이다. 제41도의 예가 제40도의 예와 다른 점은, 휴즈를 BLai용 휴즈(Fa)와 BLbi용 휴즈(Fb)로 분할한 점에 있다. 이 경우, 2개의 휴즈(Fa,Fb)를 설치함으로써 회로 면적이 커지는 것을 회피할 수 없지만, BLai와 BLbi에 관해 별도로 구제할 수 있기 때문에 구제효율은 높아진다. 이 구제방법에 대해 제42도 및 제43도를 참조해서 상세히 설명한다.

제42도는 제36도의 실시예를 모식적으로 나타낸 것이다. 열선택신호(CSLi)만으로 구제를 행하면, 제42도(a)에 나타낸 바와 같이 BLai와 BLbi를 동시에 치환한다. 제40도의 경우도 마찬가지로 BLai0∼BLai3와 BLbi0∼BLbi3를 동시에 치환한다. 그에 반해, 제36도의 실시예에서는 재42도(b)에 나타낸 바와 같이 BLai만 혹은 BLbi만을 용장부 BLajr 또는 BLbjr로 동작상 문제없이 치환할 수 있다. 이를 위해서는, 열선택신호(CSLi)와 데이터 전송신호[øFa(또는 øFb)]의 논리곱으로 구제를 행한다.

제43도는 제41도를 모식적으로 나타낸 것으로, 제42도(b)와 마찬가지로 BLai0∼BLai3만을 BLajr0∼BLajr3로, 또는 BLbi0∼BLbi3만을 BLbjr0∼BLbjr3로 치환할 수 있다. 이 경우, 휴즈는 제41도와 같이 접속해 두면 좋다. 제42도 및 제43도로부터 알 수 있는 바와 같이, BLa와 BLb의 배치관계조차도 보호하면서 구제하면 좋다.

제44도는 하나의 데이터 랫치겸 감지증폭기(R/W)를 4개의 비트선에서 공유하고 있는 실시예를 나타낸 것이다. BLali와 BLbli는 인접하는 관계에 있다. R/W를 사이에 두고 대칭으로 BLa2i와 BLb2i가 배치된다. 이와 같은 경우에 있어서도, BLa와 BLb의 배치관계를 지키면서 CSLi와 øFa1, øFa2, øFb1, øFb2의 논리를 취해 제45도 및 제46도와 같이 여러가지의 구제방법을 실현할 수 있다.

구체적으로는, 제45도(a)에서는 동일의 R/W에 접속된 4개의 비트선(BLali, BLa2i, BLbli, BLb2i)를 동시에 치환하고, 제45도(b)에서는 2개의 비트선 BLali, BLa2i 또는 BLbli, BLb2i를 단위로 해서 치환하며, 제46도(a)에서는 2개의 비트선 BLali, BLbli 또는 BLa2i,BLb2i를 단위로 해서 치환하고, 또 제46도(b)에서는 1개의 비트선마다 용장부의 비트선과 치환한다.

제39도, 제40도 및 제41도의 실시예에 있어서, 각각 제47도, 제48도 및 제49도와 같이 선충전용 MOS트랜지스터나 리셋트용 MOS트랜지스터를 열선택신호(CSLi)를 강요하는 비트선에 대해 공유화시켜도 좋다. 비트선을 선충전 또는 리셋트시킬 때, 즉 øR 또는 øP가 ″H″로 될 때, øPR을 ″H″로 한다. 이 예에서는 신호(øPR)가 별도로 필요하게 되지만, 리셋트용 또는 선충전용 MOS트랜지스터의 수를 감소시킬 수 있다.

또, 제5실시예 이후에서는 비트선 충전회로와 충전전압 전원선과의 사이에 불량비트 구제를 위한 휴즈를 설치했지만, 이들 실시예와 제3, 제5실시예를 병용해서 이용하는 것도 가능하다.

이상 제1∼제6실시예를 이용해서 기입검증시간을 단축시키기 위한 각종의 회로구성을 설명했다. 이어서, 소거검증에 본 발명을 이용한 실시예를 설명한다.

제50도는 본 발명의 제7실시예에 따른 NAND형 EEPROM을 이용한 불휘발성 반도체 기억장치를 나타낸 블럭도이다. 메모리셀 어레이(1)에 데이터기입, 독출, 기입 및 소거검증을 수행하기 위한 감지증폭기겸 랫치회로(2)가 접속되어 있다. 메모리셀 어레이(1)는 복수의 페이지로 이루어진 블럭으로 분할되어 있고, 이 블럭이 최소소거단위로 되는 것이다. 감지증폭기겸 랫치회로(2)는 데이터 입출력버퍼(6)에 연결되어 있다.

어드레스 버퍼(4)로부터의 어드레스신호가 열디코더(3)에 입력되고, 이 열디코더(3)로부터의 출력이 감지증폭기겸 랫치회로(2)에 입력된다. 또, 메모리셀 어레이(1)에 제어게이트 및 선택게이트를 제어하기 위해 행디코더(5)가 접속되어 있고, 메모리셀 어레이(1)가 형성되는 p형 영역(p형 기판 혹은 p형 웰)의 전위를 제어하기 위한 기판전위 제어회로(7)가 메모리셀 어레이(1)에 접속되어 있다.

검증종료 검지회로(8)는 감지증폭기겸 랫치회로(2)에 랫치되어 있는 데이터를 검지하여 검증종료신호를 출력한다. 검증종료신호는 데이터 입출력버퍼(6)를 통해 외부로 출력된다.

제51도에 감지증폭기겸 랫치회로(2)와 메모리셀 어레이(1) 및 검증종료 검지회로(8)의 접속관계를 나타낸다. 제51도의 회로에서는 감지증폭기겸 랫치회로(FF)의 제1출력에 의해 제어되는 검지수단[검지용 트랜지스터(Qn12)]가 설치되어 있다. 이 검지용 트랜지스터(Qn12)로서는 E타입 n챈널 MOS트랜지스터가 이용되고 있다. 이 트랜지스터(Qn12)는 각 비트선(BLi)에 접속된 각 감지증폭기겸 랫치회로(FF)에 각각 설치되어 있다. 각 검지용 트랜지스터(Qn12)는 제51도에 나타낸 바와 같이 그 드레인을 감지선(VDTCE)에 공통으로 접속함으로써 병렬로 설치된다.

다음에는 제52도의 흐름도를 이용해서 먼저 소거동작을 설명한다.

소거명령이 입력되면, 소거검증 사이클로 들어간다. 만일 소거상태에 있는 것이 검출되면, 그 시점에서 소거종료로 된다(스텝 102의 YES).

스텝 101에서 메모리셀이 소거되지 않은 것이 검지되면 소거동작으로 들어가고(스텝 102), 그후 검증동작을 수행한다(스텝 103). 검증 NG이면 소정의 횟수만큼 소거 및 검증동작을 반복한다(스텝 104).

다음에는 소거확인동작에 대해 설명한다.

① 소거동작에서는 메모리셀이 형성되는 p형 영역(p형 기판 혹은 p형 웰)에 고전압(예컨대 20V)을 인가하고, 제어게이트 V_ss를 인가한다. 그에 따라, 메모리셀의 문턱치가 부의 방향으로 시프트한다.

② 그 다음에 메모리셀의 데이터를 독출한다. øF가 ″H″인 상태에서, 먼저 øSP를 ″H″, øSN을 ″L″, ørp를 ″H″, ørn을 ″L″로 하여 C²MOS 인버터를 비활성화상태로 한다. 이후, /øP를 ″L″로 하여 비트선을 V_∝로 선충전한다. 그 다음에 선택된 제어게이트를 V_ss로, 비선택의 제어게이트를 V_∝로, 선택된 선택게이트를 V_∝로 일정시간동안 유지한다.

이때, 선택된 메모리셀이 소거되어 부의 문턱치를 가지면 셀전류가 흘러 비트선은 V_∝로 될 때까지 방전한다.

③ 그 다음에 øSP를 ″L″, øSN을 ″H″로 하여 비트선 전위를 검지한다. 그리고, ørp를 ″L″, ørn을 ″H″로 함으로써 데이터를 랫치한다.

④ 그후 검지용 트랜지스터를 이용하여 검증이 완료되었느지를 확인하다. 감지선(VDTCE)은 전술한 바와 같이 복수개의 감지증폭기겸 랫치회로의 검지용 트랜지스터의 드레인에 공통으로 접속되어 있다. 만일 모든 메모리셀이 부의 문턱치를 갖는다면, 감지선(VDTCE)은 ″H″로 된다. 이 경우에는 다음 페이지의 확인을 한다. 1개라도 정의 문턱치를 갖는 셀이 잔존하고 있으면, VDTCE는 ″L″상태로 된다. 그 경우는 VDTCE가 ″H″로 검출될 때까지 소거를 반복해서 수행한다. 검출결과는 데이터 입출력핀 또는 READY/BUSY 핀으로부터 외부로 출력된다.

본 실시예에서는 데이터는 1페이지씩 확인돤다. 그렇지만, 1NAND 블럭내의 전 페이지에 대해 한번에 확인동작을 수행해도 좋다. 이 경우에는 선택된 블럭내의 전 제어게이트에 V_ss를 인가하고, 이 상태에서 독출동작을 수행한다. 이때, 1개의 메모리셀이라도 정의 문턱치를 갖는 것이 잔존하고 있으면, 그 비트선은 방전되지 않기 때문에, 상기 실시예와 동일한 방법으로 검지가 가능하다.

또, 제어게이트에 인가되는 전압은 반드시 V_ss레벨일 필요는 없다. 마진을 포함하는 의미에서 부의 전압을 인가해도 좋다. 또, 제어게이트에는 V_ss를 인가하고, 소오스 또는 소오스와 p형 기판 또는 p형 웰에 정의 전압을 인가하여 의사적으로 제어게이트에 부의 전압이 인가된 상태를 만들어도 좋다. 또, 검지용 트랜지스터의 소오스와 V_ss사이에 휴즈를 설치해도 좋다. 불량비트선에 대응하거나, 혹은 용장용 비트선중 사용되지 않는 것에 대응하는 감지증폭기겸 랫치회로의 휴즈를 절단해 놓으면 동작상 문제가 없다. 이상과 같이 해서 소거의 상태를 검지할 수 있다.

또, 이들 동작을 시스템적으로 제어할 수도 있다. 이 경우 시스템은, NAND형 EEPROM의 블럭마다 그 블럭이 소거상태에 있는지의 여부를 기억시킨 관리테이블을 갖추고 있다. 호스트시스템 또는 불휘발성 반도체 기억장치의 제어를 수행하는 컨트롤러는 소거를 행할 때 NAND형 EEPROM의 소거대상 블럭이 소거상태에 있는지의 여부를 검지하기 위해, 먼저 관리테이블을 참조한다. 참조결과가 미소거이면 소거를 수행하고, 소거완료를 나타내는 경우에는 물론 소거동작을 수행하지 않도록 해도 좋다.

또, 소거의 확인은 기입동작전에도 유효하다. 기입동작전에 이것으로부터 더 기입하고자 하는 영역이 소거되어 있는지의 여부를 확인해도 좋다. 이 경우에는 블럭단위로 수행해도 좋고, 페이지단위로 수행해도 좋다.

제51도에 있어서, 기입검증동작은 종래의 것과 동일하므로, 상세한 설명은 생략한다.

제53도에 본 발명의 제8실시예를 설명한다.

기본구성은 제50도와 동일하다. 이 제8실시예에서는, 셀어레이가 2개의 블럭(1A,1B)으로 분할되고, 이들 셀어레이 블럭(1A,1B)에 공통의 감지증폭기겸 랫치회로(2)가 설치되어 있다. 제54도는 그 감지증폭기겸 랫치회로의 구성을 나타낸 것으로, E타입 n챈널 MOS트랜지스터(Qn16,Qn17)와 E타입 p챈널 MOS트랜지스터(Qp7, Qp9)로 플립플롭(FF)을 구성하고 있다. E타입 n챈널 MOS트랜지스터(Qn14,Qn15)는 FF의 등화용 트랜지스터이고, E타입 n챈널 MOS트랜지스터(Qn27,Qn28)는 검지용 트랜지스터이다.

E타입 n챈널 MOS트랜지스터(Qn18)와 E타입 p챈널 MOS트랜지스터(Qp8)는 FF 활성화용 트랜지스터이고, E타입 n챈널 MOS트랜지스터(Qn19,Qn20)는 FF의 2개의 노드(N1,N2)와 셀어레이 블럭(1A,1B)내의 비트선의 접속용 트랜지스터이며, E타입 n챈널 MOS트랜지스터(Qn25,Qn26)는 비트선의 선충전, 리셋트용 트랜지스터이고, E타입 n챈널 MOS트랜지스터(Qn21∼Qn24)는 비트선과 V_∝배선의 접속용 트랜지스터이다.

이와 같은 구성의 소거후의 검증동작에 대해 설명한다.

여기서는 메모리셀 어레이(1A)의 비트선(BLai)이 선택되어 있는 경우에 대해 설명한다.

먼저, 비트선(BLai)이 3V로, BLbi가 2V(기준전위)로 선충전된다.

그후, 선충전신호(øPA,øPB)가 ″L″로 되어 비트선(BLai,BLbi)이 부유상태로 된다. 그 다음에 선택된 제어게이트를 V_ss로, 비선택의 제어게이트를 V_∝로, 선택된 선택게이트를 V_∝로 하고, 이 상태를 일정시간동안 유지한다. 등화신호에 의해 CMOS 플립플롭이 리셋트된 후, øA, øB가 ″H″로 되어 노드(N1,N2)가 각각 비트선(BLai,BLbi)에 접속된다. øP가 ″L″, øN이 ″H″로 되어 비트선(BLbi)이 독출된다. 독출한 데이터는 랫치된다. 그후, 검지용 트랜지스터(Qn27)에 의해 일괄 검지된다.

다음에는 메모리셀 어레이(1B)의 비트선(BLbi)이 선택되어 있는 것으로 한다.

먼저, 비트선(BLbi)이 3V로, BLai가 2V(기준전위)로 선충전된다.

그후, 선충전신호(øPA,øPB)가 ″L″로 되어 비트선(BLai,BLbi)이 부유상태로 된다. 그 다음에 선택된 제어게이트를 V_ss로, 비선택의 제어게이트를 V_∝로, 선택된 선택게이트를 V_∝로 하고, 이 상태를 일정시간동안 유지한다. 등화신호에 의해 CMOS 플립플롭이 리셋트된다. 그후 øA, øB가 ″H″로 되어 노드(N1,N2)가 각각 비트선 (BLai, BLbi)에 접속된다. øP가 ″L″, øN이 ″H″로 되어 비트선(BLbi)이 독출된다. 독출한 데이터는 랫치된다. 그후, 검지용 트랜지스터(Qn28)에 의해 일괄 검지된다.

메모리셀 어레이(1A)의 기입검증시에는 Qn27을 검지용 트랜지스터로서 이용하고, 메모리셀 어레이(1B)의 기입검증시에는 Qn28을 검지용 트랜지스터로서 이용한다. 이와 같이, 메모리 어드레스와 소거·기입모드에 따라 그 검증동작시에 어느 검지 트랜지스터를 이용할 것인가를 제어한다. 그에 따라, 검증동작을 1개의 트랜지스터에 의해 수행할 수 있다.

제55도는 본 발명의 제9실시예를 나타낸다. 제51도의 제7실시예에서는 감지증폭기겸 랫치회로의 양쪽의 노드에 각각 검지용 트랜지스터를 접속하였다. 그에 반해, 제9실시예에서는 그 회로의 한쪽의 노드에 p형 검지용 트랜지스터와 n형 검지용 트랜지스터를 접속하고 있다. 즉, 기입검증시에는 종래와 같이 n형 검지용 트랜지스터를 이용하고, 소거검증시에는 p형 검지용 트랜지스터를 이용한다. 소거후 독출동작을 수행한다. 만일 소거불충분의 메모리셀이 있으면, 감지증폭기겸 랫치회로의 비트선측 노드에 ″H″가 랫치되고, 비트선과 반대측의 노드에는 ″L″가 랫치된다. 그에 따라, p형 검지용 트랜지스터는 ON상태로 되고, VDTCE는 ″H″레벨로 된다. 이 전위를 검지하고, 다시 소거동작을 수행한다.

제56도는 본 발명의 제10실시예를 나타낸다. 제54도의 제8실시예에서는 감지증폭기겸 랫치회로의 양쪽의 노드에 각각 검지용 트랜지스터를 접속하였다. 그에 반해, 제10실시예에서는 그 회로의 한쪽의 노드에 p형 검지용 트랜지스터와 n형 검지용 트랜지스터를 접속하고 있다. 메모리셀 어레이(1A)의 기입검증에는 Qn28의 n형 검지용 트랜지스터를 이용하고, 메모리셀 어레이(1A)의 소거검증에는 Qp29의 p형 검지용 트랜지스터를 이용하며, 메모리셀 어레이(2A)의 기입검증에는 Qp29의 p형 검지용 트랜지스터를 이용하고, 메모리셀 어레이(2A)의 소거검증에는 Qn28의 n형 검지용 트랜지스터를 이용한다.

이상, 소거검증에 본 발명을 이용한 실시예를 설명했다. 이 구성도 상술한 기입검증과 마찬가지로, NOR형의 셀에 대해서도 적용가능한 것은 말할 필요도 없다.

이와 같이, 본 발명을 소거검증에 이용함으로써, 이하와 같은 효과를 얻을 수 있다. 즉, 소거검증동작을 데이터를 외부로 독출하지 않고 고속으로 수행할 수 있다. 더욱이, 셀어레이가 2개의 블럭으로 이루어진 경우에는 하나의 검지수단을 한쪽 메모리셀 어레이 블럭의 소거검증과, 다른쪽 메모리셀 어레이 블럭의 기입검증에 이용할 수 있다. 그에 따라, 일괄검증회로의 면적을 축소시킬 수 있다. 더욱이, 소거동자에 앞서서 선택된 블럭이 소거상태에 있는지의 여부를 검지하는 수단을 설치했기 때문에, 갱신처리시 등에 불필요한 소거동작을 수행하지 않아도 된다. 그에 따라, 고속화와 더불어 신뢰성을 높일 수 있다.

이어서, 하나의 일괄검증수단으로 소거검증과 기입검증을 겸용하는 제11실시예를 설명한다.

이 실시예의 특징은 이하의 점에 있다. 즉, 프로그램검증 및 소거검증을 256바이트분에 대해 동시에 일괄적으로 독출하여 OK인가 NG인가를 판정하기 위해 일괄검증 제어회로(BBC)를 설치했다. 더욱이, 데이터 레지스터회로(DR)를 일괄검증이 가능한 것으로 구성함과 더불어 프로그램검증후에 프로그램검증 NG로 되어 재프로그램을 행할 때 프로그램완료비트에는 재기입되지 않도록 구성한다. 더욱이, 데이터 레지스터회로(DR)를 상기와 같이 제어하기 위한 재프로그램 제어회로(RPCC)를 설치하고 있다.

이하에 제57도의 EEPROM에 대해 전반적으로 설명한다.

제57도의 EEPROM은 8비트분의 출력을 갖는 바이트구성이고, 또 1페이지가 256바이트로 구성된 것을 나타내고 있다. 메모리셀은 메모리셀 어레이(MCA)내에 m행×256바이트의 매트릭스형상으로 배치되어 있다. 즉, 행디코드(RD)로부터는 m개의 워드선이 나와 있다. 더욱이, 각 바이트에 있어서는 8행의 메모리셀을 세로로 연결한 8NAND셀(BC) 8개를 행방향으로 나열하여 하나의 NAND셀 행유니트(RU)를 구성하고, 이 행유니트(RU)(m/8)개를 열방향으로 나열하고 있다. 각 유니트(RU)에 있어서, 각 8ANAND셀(BC)의 드레인은 대응하는 비트선(BL)에 접속되고, 소오스는 모두 공통으로 V_ss에 접속되어 있다.

또, 각 유니트에 있어서, 세로로 나열한 8개의 메모리셀의 제어게이트 및 2개의 선택게이트는, 8개의 워드선(WL) 및 SGD, SGS를 매개해서 행디코더(RD)에 접속된다.

각 비트선(BL'00)은 독출시 및 기입시에 데이터를 랫치하기 위한 데이터 레지스터회로(DR)에 접속되어 있다. 이 데이터 레지스터회로(DR)로부터는 비트선 (BL'00)의 전위가 높은가 낮은가에 대응해서 증폭한 출력(IO)과 그 반전신호(NIO)의 2종류의 신호가 출력된다. 이 IO, NIO의 신호는 열디코더(CDI,CDII)의 출력신호에 의해 온, 오프되는 열게이트 트랜지스터(CGT)를 매개해서 공통 IO버스선(I/OBUS)으로 입력된다. 또, 각 공통 IO버스선(I/OBUS)으로부터 신호(IO, NIO)는 감지증폭회로 (S/A)로 입력되고 있다. 감지증폭회로의 출력신호(d^*)는 출력버퍼회로(I/O BUF)로 입력된다.

또, 각 비트선(BL)에는 기입시에 비트선(BL)을 고전위로 하기 위한 기입선충전회로(WPC), 독출시에 비트선(BL)을 선충전하기 위한 독출 선충전회로(RPC)가 접속되어 있다. 기입 선충전회로(WPC)는, 드레인에 신호(BLCRL)가, 게이트에 신호 (BLCD)가, 다른 일단(소오스)에 비트선이 접속된 n챈널형 트랜지스터(TW₁)로 구성되어 있다. 또, 독출 선충전회로(RPC)는, 일단에 전원(V_DD)이, 게이트에 신호(PRE)가, 타단에 비트선이 접속된 트랜지스터(TR₁)와, 일단에 비트선이, 게이트에 신호 (RST)가, 타단에 V_ss가 접속된 트랜지스터(TR₂)로 구성되어 있다.

데이터 레지스터회로(DR)는, 2개의 인버터(IV1,IV2)로 구성되는 랫치회로와, 신호(BLCD)가 게이트에 입력됨과 더불어 메모리셀의 비트선에 접속되어 있는 트랜지스터(TT)를 갖추고 있다. 더욱이, 2개의 인버터(IV1,IV2)의 각각의 출력단자에 접속되는 2개의 트랜지스터(T_PV,T_EV)를 갖추고 있다. 트랜지스터(T_PV)의 일단에는 신호(IO)가 인가되고, 게이트에는 신호(PROVERI)가 입력되고 있다. 트랜지스터 (T_EV)의 일단은 NIO에 접속되고, 게이트에는 신호(ERAVERI)가 입력되고 잇다. 트랜지스터(T_EV)의 일단은 NIO에 접속되고, 게이트에는 신호(ERAVERI)가 입력되고 있다. 이들 트랜지스터(T_PV,T_EV)의 각 타단은 서로 공통으로 트랜지스터(T₁₄)의 게이트에 접속되어 있다. 이 트랜지스터(T₁₄)의 일단은 V_ss에 접속되고, 타단은 일괄검증 제어회로(BCC)로 입력되고 있다. 또, 트랜지스터(T₁₁,T₁₂)를 갖추고 있다. 트랜지스터 (T₁₁)는 n형으로서, 그 일단은 전원(BLCRL)에 접속되고, 게이트에는 신호(NIO)가 입력되며, 타단은 트랜지스터(T₁₂)의 일단에 접속되어 있다. 트랜지스터(T₁₂)의 게이트에는 재프로그램 제어회로(RPCC)의 출력신호(PV)가 입력된다. 트랜지스터(T₁₂)의 타단은 비트선(BL'00)에 접속된다.

일괄검증 제어회로(BCC)는 신호(PROVERI) 및 신호(ERAVERI)가 입력되는 2입력 NOR회로(NOR1)를 갖추고 있고, 그 NOR회로(NOR1)의 출력신호는 트랜지스터(TP₁,TN₁)의 각각의 게이트에 입력된다. 트랜지스터(TP₁)의 일단은 전원(V_∝)에, 타단은 트랜지스터(TN₁)의 일단에 접속된다.

트랜지스터(TN₁)의 타단은 V_ss에 접속되어 있다. 트랜지스터(TP₁,TN₁)의 중점은 각 데이터 레지스터회로(DR)내의 트랜지스터(T₁₄)에 각각 접속됨과 더불어 인버터(IV3)의 입력측에 접속되어 있다. 이 인버터(IV3)의 출력신호(PEOK)는 검증시에 OK인지의 여부의 판정신호로서 IO버퍼회로(도시하지 않음)를 매개해서 외부로 출력된다.

재프로그램 제어회로(RPCC)는 인버터(IV_RP)와 플립플롭회로(FF_RP)를 갖추고 있다. 인버터(IV_RP)에는 신호(PROVERI)가 입력된다. 인버터(IV_RP)의 출력신호와 반전신호가 플립플롭회로(FF_RP)내의 2개의 NOR회로의 각각에 입력된다. 플립플롭회로 (FF_RP)의 출력신호(PV)는 데이터 레지스터회로(DR)내의 n챈널 트랜지스터(T₁₂)의 게이트에 제어신호로서 입력된다.

다음에는 이와 같이 구성된 EEPROM의 동작을 설명한다.

소거시에는 소거용 승압회로(SU6)에 의해 승압된 고전압(20V 정도)을 메모리셀이 형성되어 있는 기판(p-well)으로 인가한다. 이와 더불어 행디코더(RD)에 의해 제어해서 워드선(WL1∼WLm) 및 선택게이트(SGD,SGS)를 0V로 하여 부유게이트로부터 기판으로 전자를 추출함으로써 소거한다.

다음에는 독출동작에 대해 설명한다.

행디코더(RD)에 의해 선택대상의 셀을 갖춘 행유니트(RU)의 선택게이트 (SGD,SGS)를 ″H″레벨로 하여 선택한다. 더욱이, 대상으로 하는 셀을 그 워드선 (WL)을 0V로 함으로써 선택한다. 이 상태로 한 후, 신호(PRE)로서 소정의 펄스신호를 인가하여 트랜지스터(TR₁)을 온시켜 비트선(BL)을 ″H″레벨로 선충전시킨다. 이때 독출해야 할 메모리셀에 ″0″데이터가 기입되어 있을 때에는 그 메모리셀은 오프되어 전류가 흐르지 않는다. 이 때문에, 비트선(BL)의 레벨은 ″H″레벨을 유지하고, 그 레벨(H)이 데이터 레지스터회로(DR)에 랫치된다. 한편, 선택셀에 ″1″데이터가 기입되어 있을 때에는 메모리셀은 온된다. 이 때문에, 비트선(BL)의 레벨은 ″H″레벨로 되고, 그 레벨이 데이터 레지스터회로(DR)에 랫치된다. 이때, 선택된(″L″레벨로 된) 워드선에 접속되는 256바이트분의 모든 데이터가 각각의 비트선에 접속된 데이터 레지스터회로(DR)에 의해 랫치된다. 그리고, 열어드레스 버퍼(CAB)로 인가되는 열어드레스 (Ac)를 ″00″으로부터 ″FF″까지 직렬로 변화시킴으로써 바이트 (1∼256)중의 열게이트 트랜지스터 (CGT)가 순차적으로 온되어 공통버스선 (I/OBU S)을 매개해서 데이터가 순차적으로 독출된다.

이때는, NAND셀의 구조상, 메모리셀의 온전류는 μA정도로 대단히 작지만, 그 충방전에는 수 μsec정도의 시간이 걸린다. 그렇지만, 일단 데이터를 독출하고, 데이터 레지스터회로(DR)에 취입해 버리면 공통버스선(I/O BUS)을 매개해서 데이터를 출력할 뿐이므로, 100nsec정도의 고속엑세스가 가능하게 된다.

다음에는 기입동작을 설명한다.

기입동작을 설명하기 위한 타이밍도를 제58도에 나타냈다.

프로그램명령(PC)이 입력되면 프로그램 모드로 된다. 이때, 데이터 레지스터회로(DR)의 전송트랜지스터(TT)를 제어하기 위한 신호(BLCD)가 ″L″레벨로 되어 트랜지스터(TT)가 오프된다. 또, 이와 더불어 승압회로(SU)가 동작하기 시작하여 차제에 기입 선충전회로(WPC)에 입력되는 신호(BLCRL,BLCU)가 승압되어 10V정도까지 상승한다. 이때, 메모리셀 어레이군중의 비트선(BL'00)도 BLCRL의 상승과 더불어 전위상승한다. 이때 선택된 WL은 20V정도의 고전위로, NAND셀군의 소오스측의 선택게이트 트랜지스터의 게이트는 0V로, 다른 게이트는 10V정도의 중간레벨로 각각 설정된다.

이 상태에서, 열어드레스(Ac)를 순차적으로 변화시켜 기입데이터를 데이터 레지스터회로(DR)로 입력시킨다. 이때, 데이터 레지스터회로(DR)로 입력된 기입데이터는 거기에 랫치된다. 256바이트분의 기입데이터가 각각 데이터 레지스터회로(DR)에 랫치되면, 신호(BLCU)가 ″L″레벨로 되어 기입 선충전회로(WPC)가 오프된다. 이와 더불어, 신호(BLCD)가 10V정도로까지 상승함으로써 트랜지스터(TT)가 온되어 비트선 (BL'00)과 데이터 레지스터회로(DR)가 접속된다. 이때, 데이터 레지스터회로(DR)에 공급되는 전원(VBIT)도 10V정도로까지 상승한다. 이 회로(DR)에 ″1″이 랫치되어 있으면 비트선(BL)의 고레벨이 그대로 유지되고, 또 이 회로(DR)에 ″0″이 랫치되어 있으면 선충전된 비트선(BL)의 레벨은 방전되어 ″L″레벨로 됨으로써 부유게이트로 전자가 주입된다. 이와 같이 해서 256바이트분의 기입이 동시에 이루어진다.

이하에 프로그램→프로그램검증→재프로그램의 각 동작을 제59도에 나타낸 타이밍도를 참조하면서 설명한다.

제1회째의 프로그램동작은 제58도와 동일하다. 즉, 프로그램명령(PC)이 입력되어 프로그램 모드로 되면, 제어신호(BLCD)가 ″L″레벨로 되고, 그에 따라 데이터 레지스터회로(DR)내의 전송트랜지스터(TT)가 오프되어 데이터 레지스터회로(DR)가 비트선과 분리된다. 또, 이와 더불어 승압회로(SU1∼SU6)가 동작하기 시작하여 기입 선충전회로(WPC)에 입력되는 신호(BLCRL,BLCU)가 차제에 승압되어 10V정도에 도달한다. 이때, 메모리셀 어레이(MCA)내의 비트선의 전위도 신호(BLCRL)의 상승과 더불어 고전위까지 상승한다. 이때, 선택된 WL은 20V정도의 고전위로, NAND셀군내의 소오스측의 선택게이트 트랜지스터(T₂)]의 게이트[선택선(SL2)]는 0V로, 다른 트랜지스터(T₁)의 게이트(선택선(SL1)]는 10V정도의 중간레벨로 설정된다.

이 상태에 있어서 열어드레스(Ac)를 순차적으로 변화시켜 임의의 바이트 n에 대해 8비트의 기입데이터를 8개의 데이터 레지스터회로(DR)로 입력하여 랫치한다. 이것을 256회 반복하여 256바이트분의 기입데이터를 모든 데이터 레지스터회로(DR)에 랫치시킨다. 이후, 신호(BLCU)가 ″L″레벨로 되어 기입 선충전회로(WPC)가 오프된다. 이와 더불어, 신호(BLCD)가 10V정도로까지 상승함으로써 트랜지스터(TT)가 온되어 비트선과 데이터 레지스터회로(DR)가 접속된다. 이때, 데이터 레지스터회로(DR)에 공급되는 전원(VBIT)도 10V정도로까지 상승한다. 데이터 레지스터회로(DR)에 ″1″레벨의 데이터가 랫치되어 있으면 비트선의 레벨은 고레벨을 유지하고, 또 이 데이터 레지스터회로(DR)에 ″0″레벨의 데이터가 랫치되어 있으면 선충전완료된 비트선의 고레벨은 방전에 의해 저하하여 ″L″레벨로 되어 선택된 메모리셀에 있어서 부유게이트로의 전자의 주입, 즉 ″0″데이터의 기입이 일어난다. 이와 같은 기입은 256바이트분에 대해 동시에 이루어진다. 지금까지의 기입동작은 제58도의 기입동작과 동일하다.

그 다음에, 상기의 기입이 종료하면, 검증명령(VC)이 입력되어 프로그램 모드가 해제된다. 신호(BLCD)는 0V로 되고, 신호(BLCRL)는 5V로, 신호(VBIT)는 5V로 됨과 더불어 리셋트신호(RST)에 의해 비트선이 방전된다. 이때, 본 실시예에서는 데이터 레지스터회로(DR)내의 랫치 데이터는 리셋트되지 않도록 하고 있다. 즉, 기입데이터는 데이터 레지스터회로(DR)내에 랫치된 그대로의 상태를 유지한다. 이 상태에서, 독출 선충전회로(PRC)에 ″H″레벨의 제어신호(PRE)가 인가되어 비트선이 선충전된다. 이제 ″0″데이터를 기입한 경우를 생각해 보자. 데이터 레지스터회로(DR)내의 랫치회로에 의해 신호(IO)는 ″1″레벨로 되고, 그 반전신호(NIO)는 ″0″레벨로 되어 있다. 이때, 프로그램 검증모드로 되면, 데이터 레지스터회로(DR)내의 트랜지스터(T₁₂)는 온상태로 되지만, 트랜지스터(T₁₁)는 그 게이트신호의 레벨이 ″0″레벨이기 때문에 오프되어 있고, 이 경로로부터의 비트선으로의 충전은 이루어지지 않는다.

이와 같은 ″0″기입동작후에 기입 NG로 된 경우와 OK로 된 경우의 2가지가 존재한다. 즉, OK로 된 경우는 메모리셀의 문턱치전압이 정방향으로 시프트되어 있기 때문에, 선충전된 전위는 그대로 유지된다. 그리고, 전송트랜지스터(TT)를 제어하는 신호(BLCD)가 ″1″레벨로 됨으로써 데이터 레지스터회로(DR)와 비트선이 접속되어 이제까지 ″0″레벨이었던 NIO의 전위가 고전위로 충전된 비트선에 의해 ″1″레벨로 충전된다. 따라서, 신호(PROVERI)가 입력되는 전송트랜지스터(TT)를 매개해서 ″0″레벨이 트랜지스터(T₁₄)의 게이트에 입력되어 트랜지스터(T₁₄)는 오프상태로 된다.

그 반면에, 기입 NG로 된 경우를 생각해 보자. 즉, ″0″기입했음에도 불구하고 메모리셀의 문턱치전압이 부방향으로 존재하기 때문에, 선충전되면서 전위는 ″0″레벨로 방전되어 버린다. 그리고, 전송트랜지스터(TT)를 제어하는 신호(BLCD)가 ″1″레벨로 됨으로써 트랜지스터(TT)가 온되어 데이터 레지스터회로(DR)와 비트선이 접속된다. 그렇지만, 이때는 NIO의 전위는 ″0″레벨을 유지하고, 트랜지스터(T₁₄)의 게이트에는 ″1″레벨의 신호가 입력되어 트랜지스터(T₁₄)는 온상태로 된다.

다음에는 ″1″데이터를 기입한 경우를 생각해 보자.

″1″기입시는, 데이터 레지스터회로(DR)내의 랫치회로에 의해 신호(IO)는 ″0″레벨, 신호(NIO)는 ″1″레벨로 되어 있다.

이 상태에서 검증동작을 수행하면, 데이터 레지스터회로(DR)내의 트랜지스터 (T₁₁)가 온상태로 된다. 이 때문에, 트랜지스터(T₁₁,T₁₂)를 매개해서 비트선이 검증동작중 계속 충전된다. 독출 선충전용 트랜지스터(TR₂)는 독출시에 메모리셀이 온한 때의 온전류에 의해 ″0″레벨로 방전되도록 작은 컨덕턴스(gm)로 설정된다. 그러나, 트랜지스터(T₁₁,T₁₂)의 컨덕턴스(gm)는 ″1″기입후의 검증동작에 의해 항시 비트선을 ″1″레벨로 충전시키도록 큰 값으로 설정되어 있다. 즉, 트랜지스터(T₁₄)의 게이트에는 ″0″레벨의 신호가 입력된다.

또, ″1″기입하고 있음에도 불구하고, 메모리셀의 문턱치가 오기입에 의해 높아져 버린다고 하는 케이스도 생각할 있다. 이와 같은 경우에는, 검증동작을 수행해도 역시 트랜지스터(T₁₄)의 게이트에는 ″0″레벨의 신호가 입력된다. 이 때문에, 상기의 경우와 구별이 되지 않게 되는 문제가 있다. 그렇지만, 이와 같은 오기입의 유무는 제품출하시의 테스트에 의해 선별되기 때문에, 이와 같은 오기입에 대해서는 실사용상 거의 고려하지 않아도 좋다.

이와 같이 해서, 각 비트선마다 접속되는 데이터 레지스터회로(DR)내의 트랜지스터(T₁₄)의 게이트에는 검증동작을 행하여 독출한 데이터에 대응해서 ″0″레벨 또는 ″1″레벨이 입력된다. 즉, 프로그램 NG인 비트가 1개라도 존재하면 트랜지스터(T₁₄)의 게이트로의 입력신호는 ″1″레벨로 된다. 이 때문에, 트랜지스터(T₁₄)는 온상태로 되고, 신호(PEOK)는 ″1″레벨로 되어 검증 NG를 나타내게 된다.

이때에는 새롭게 프로그램명령(PCII)을 입력해서 재프로그램을 수행한다. 이 재프로그램시는 제1회째의 프로그램과 달리 데이터 레지스터회로(DR)내의 랫치 데이터중 프로그램 OK인 비트의 데이터는 ″1″기입 데이터로 변화되어 있다. 따라서, NG인 비트에 대해서만 ″0″기입이 수행된다. 즉, 프로그램을 수행한 결과 프로그램 OK로 된 비트에 대해서는 그 이상의 추가기입은 수행하지 않게 되는 바, 따라서 그 이상의 문턱치전압의 상승도 일어나지 않게 된다. 이와 같이 해서, 재프로그램을 몇회인가 수행하여 모든 비트가 프로그램 OK로 되면 트랜지스터의 게이트신호는 모두 ″0″레벨로 된다. 이때, 비로서 신호(PEOK)가 ″0″레벨로 되어 프로그램이 종료된다.

상기의 본 발명의 방법을 이용하면, 검증시에 열어드레스를 순차적으로 변화시키는 일없이 일괄해서 검증동작을 수행할 수 있다. 이 때문에, 검증시간을 단축시킬 수 있고, 더 나아가서는 프로그램시간의 단축으로 이어진다. 또, 검증 NG인 경우 재프로그램을 수행할 때 프로그램 완료비트에 대해 재프로그램하지 않도로 하고 있다. 이때문에, 문턱치전압의 분포를 좁게 할 수 있고, 독출마진의 향상을 도모할 수 있다. 제60도는 본 발명을 이용한 경우의 기입동작시의 Vth분포를 나타낸 것이다. 소거한 상태로부터 기입을 수행할 때 기입이 빠른 메모리셀(FMC)은 검증 OK로 되어도 느린 셀(SMC)은 NG로 된다. 이 상태에서 재프로그램을 수행할 때, 검증 OK인 메모리셀에는 그 이상의 추가기입이 이루어지지 않는다. 이 때문에, 문턱치의 상승은 일어나지 않게 된다. 즉, 기입이 느린 셀(SMC)이 검증 OK로 된 시점에서의 문턱치전압의 분포폭은 VthDB 좁게 할 수 있다. 그에 따라, 독출 마진(RM)도 충분히 확보할 수 있다.

상기 설명은 프로그램동작을 기초로 설명했지만, 소거동작의 경우도 소거 OK인지의 여부의 독출동작도 프로그램검증시와 동일하에 되도록 일괄적으로 수행할 수 있다. 즉, 소거검증시는 신호(NIO)를 트랜지스터(T₁₄)에 입력하도록 하고 있다. 이 때문에, 소거 OK일 때에 신호(PEOK)가 ″0″레벨로 되어 일괄검증이 가능하게 된다.

제61도에 소거모드에서의 흐름도를 나타낸다. 이 제61도로부터 알 수 있는 바와 같이, 소거모드에 있어서 소거동작 자신은 종래와 동일하지만, 검증동작을 일괄적으로 수행할 수 있기 때문에, 검증시간의 단축이 가능하게 된다.

한편, 제57도중 I/O BUF는 출력회로이고, 그 상세는 예컨대 제62도에 도시되어 있다.

종래예를 나타낸 제63도는 복수의 메모리셀이 메모리셀 어레이로서 m행×256바이트의 매트릭스형상으로 배치되어 있는 어레이의 일부를 나타내고 있다.

비트선은, 통상 수 1000Å의 두께를 갖는 A1막으로 형성되고, 그 피치는 수 μm피치로 배열된다. 이 때문에, 인접하는 비트선과 비트선 사이에도 층간용량이 존재한다. 동도에 비트선(BL1)과 비트선(BL2)의 층간용량을 C₁₂, 비트선(BL2)과 비트선 (BL3)의 층간용량을 C₂₃로서 나타낸다. 또, 비트선은 메모리셀상에 배치되기 때문에, 대기판용량도 존재한다. 이것을 C₁, C₂, C₃로서 표현하고 있다. 또 메모리셀은 선택트랜지스터를 매개해서 비트선에 접속되어 있다. 그 때문에, 선택트랜지스터의 접합 (junction)부분에도 용량이 존재하게 된다. 이것을 C_1j, C_2j, C_3j로서 표현한다.

예컨대, 8192×256바이트의 메모리셀로 구성되는 16M NAND E²PROM을 예로 들면,

비트선과 기판 사이의 용량 : C₁=C₂=C₃=0.39pF

비트선과 비트선 사이의 층간용량 : C₁₂=C₂₃=0.14pF

접합부의 용량 : C_1j=C_2j=C_3j=0.11pF

로 된다.

메모리셀의 데이터를 독출할 때는 비트선을 전원전압(V_∝)레벨까지 선충전을 수행하고, 선충전된 전위가 방전되는지의 여부로 이루어진 것을 전에 설명했다. 즉, ″1″셀의 경우, 메모리셀이 오프되어 선충전된 전위의 방전을 수행한다. 또, ″0″셀의 경우는 메모리셀은 오프된 채이기 때문에, 선충전된 전위는 그대로 유지된다. 이제 인접하는 3개의 비트선을 생각해 보자. 비트선(BL1,BL3)은 ″1″셀, 비트선(BL2)만 ″0″셀에 접속되어 있다고 하자. 독출시에는 비트선(BL2)의 방전은 이루어지지 않고, 비트선(BL1, BL3)이 방전된다. 이 때, 상기한 바와 같은 용량이 존재하기 때문에, 비트선(BL2)은 전위변동의 영향을 받게 된다. 즉, 그 영향에 의해 변위되는 전압을 △V로 하면,

△V = [2C₁₂/(C₂+2C₁₂+C_2j)]·V∝=[2·0.14/(0.39+2·0.14+0.11)]

=1.79

로 된다.

이와 같이, 약 1.8V의 전위강하를 일으키게 된다. 이는, 독출동작에 한정되지 않고, 프로그램시의 검증동작시에도 동일한 것이 적합하다. 프로그램 검증시의 쪽이 충분히 기입이 이루어지지 않은 메모리셀이 존재할 수 있기 때문에, 동작마진은 더욱 엄격해진다.

이하에 그 설명을 한다.

제64도에 프로그램 검증시의 타이밍도를 나타낸다.

프로그램명령(PC;도시하지 않음)이 입력되면 프로그램 모드로 된다. 이때, 데이터 레지스터회로(DR)의 전송트랜지스터(TT)를 제어하는 신호(BLCD)가 ″L″로 되어 트랜지스터(TT)가 오프된다. 또, 이와 더불어 승압회로(SU)가 동작하기 시작하여 차제에 기입 선충전회로(WPC;제55도 참조)에 입력되는 신호(BLCRL,BLCU)가 승압되어 10V정도까지 상승한다. 이때, 메모리셀 어레이군의 비트선(BL)도 BLCRL의 상승과 더불어 전위가 상승한다. 이때, 선택된 WL은 20V정도의 고전위로, NAND셀군의 소오스측의 선택게이트 트랜지스터의 게이튼 0V로, 다른 게이트는 10V정도의 중간레벨로 각각 설정된다.

이 상태에서, 열어드레서(AC)를 순차적으로 변화시켜 기입데이터를 데이터 레지스터회로(DR)로 입력시킨다. 이때, 데이터 레지스터회로(DR)로 입력된 기입데이터는 거기에 랫치된다. 256바이트분의 기입데이터가 각각 데이터 레지스터회로(DR)로 랫치되면, 신호(BLCU)가 ″L″레벨로 되어 기입 선충전회로(WPC)가 오프된다. 이와 더불어, 신호(BLCL가 10V정도로까지 상승함으로써 트랜지스터(TT)가 온되어 비트선(BL)과 데이터 레지스터회로(DR) 속된다. 이때, 데이터 레지스터회로(DR)에 공급되는 전원(VBIT)도 10V정도로까지 상승한다. 이 회로(DR)에 ″1″이 랫치되어 있으면 비트선(BL)의 ″H″레벨이 그대로 유지되고, 또 이 회로(DR)에 ″0″이 랫치되어 있으면 선충전된 비트선(BL)의 레벨은 ″L″로 되어 부유게이트로 전자가 주입된다. 이와 같이 해서 256바이트분의 기입이 동시에 이루어지게 된다.

기입이 종료하면, 검증명령(VC;도시하지 않음)이 입력되어 프로그램 모드가 해제된다. 신호(BLCD)는 5V로 되고, 신호(BLCRL)는 0V로 되며, 신호(VBIT)가 5V로 되고, 이와 더불어 리셋트신호(RST)에 의해 비트선(BL)이 방전된다. 이때, 동시에 데이터 레지스터회로(DR)내에서 기입데이터도 리셋트된다.

이 상태에서, 독출 선충전회로(RPC)내의 트랜지스터(TR₁)이 제어신호(PRE)에 의해 온되어 비트선이 선충전된다. 그리고 메모리셀의 데이터를 상기한 바와 같이 독출해서 기입데이터의 검증을 수행한다.

즉, 비트선의 방전이 충분히 이루어진 시기를 가늠하여 신호(Pv,BLCD)를 ″H″레벨로 함으로써 비트선의 ″L″ 및 ″H″레벨을 데이터 랫치회로(DR)로 전송하고, 재프로그램 데이터를 다시 랫치시킨다. 만일 검증 NG일때, 즉 ″0″기입했음에도 불구하고 ″1″이 독출된 때는, 비트선은 ″L″레벨로 되어 있다. 이 때문에, 그대로 ″L″레벨이 랫치된다. 재기입시는 다시 ″0″기입한다. 그에 반해, 검증 OK일 때는 비트선이 ″H″레벨로 되어 있다. 이때, 신호(Pv,BLCD)가 ″H″레벨로 되면, 비트선의 ″H″레벨이 데이터 랫치회로(DR)로 전송되어 랫치 데이터를 ″0″데이터로부터 ″1″데이터로 변화시킨다. 즉, 재프로그램할 때는 ″1″기입하기 때문에 문턱치전압의 상승은 일어나지 않는다. 또, ″1″기입되어 있는 비트선은 검증시 ″L″레벨로 방전된다. 즉, 신호(Pv)가 ″H″레벨로 된 때 트랜지스터(T₁₁)는 데이터 레지스터회로(DR)내에 ″1″이 랫치되어 있기 때문에 그 게이트가 ″H″레벨로 된다. 그에 따라, 트랜지스터 (T₁₁,T₁₂)를 매개해서 비트선이 다시 ″H″레벨로 된다. 그리고, 신호(BLCD)가 ″H″로 되면, 비트선의 ″H″레벨이 다시 데이터 랫치회로(DR)에 랫치된다. 이와 같이 해서, ″0″기입되어 있는 비트선중 NG인 비트선에 대해서만 재프로그램을 수행하게 된다.

그렇지만, 이와 같은 프로그램 검증동작을 수행할 때에는 이하와 같은 문제점이 있다. 다음에 그 문제점에 대해서 설명한다.

제65도는 인접하는 3개의 비트선에 대한 기입데이터(WD)와 검증데이터(VD)의 조합을 나타낸 도면이다.

①은 비트선(BL1,BL3)에 ″1″기입, 비트선(BL2)에 ″0″기입을 행하고, ″0″기입한 비트가 검증 NG인 경우를 나타내고 있다. 즉, 검증동작에 있어서 선충전된 전위는 3개의 비트선 모두 ″L″레벨로 방전된다. 충분히 비트선이 방전된 때에 신호 (Pv)가 ″H″레벨로 되어 재프로그램의 설정을 수행한다. 즉, 비트선(BL1,BL3)은 ″1″기입되어 있기 때문에 상기 설명과 같이 트랜지스터(T₁₁,T₁₂)로부터의 충전에 의해 ″H″레벨로 된다. 이때 트랜지스터(T₁₁,T₁₂)로부터 메모리셀을 매개해서 전원(V_∝)으로부터 V_ss로 향하는 전류의 직류경로가 존재한다. 따라서, 메모리셀의 gm에 비해 트랜지스터(T₁₁,T₁₂)의 gm을 충분히 크게 설정하여 그 ″H″레벨이 충분히 보증되도록 설정하고 있다.

또, 비트선(BL2)은 ″0″기입 NG이기 때문에 역시 메모리셀로 방전되어, 신호 (CON)가 ″H″레벨로 되더라도 비트선(BL2)은 ″L″레벨을 유지한다. 이때, 문제로 되는 것은, ″1″기입되어 있는 비트선에 있어서 재프로그램 데이터 설정시 비트선의 전위를 ″L″레벨로부터 ″H″레벨로 재충전한다는 점에 있다. 즉, 전술한 설명과 같이 역시 인접비트선간의 결합의 영향에 의해 비트선(BL2)의 레벨로 끌려 올라간다(Tup). 예컨대, 트랜지스터(T₁₁)에 의한 문턱치의 강하를 고려하면, 전원전압(V_∝)이 5V일 때, 0V로부터 4V까지 끌어 올린다. 이때, 비트선(BL2)의 레벨은

△V=0.358×4=1.4V

만큼 변화한다.

또, ″0″기입되어 있는 메모리셀의 문턱치 분포의 편차에 기인해서 소정의 검증후의 전위레벨의 분포도 변동한다. 이 상태를 제66도에 나타낸다. 검증후의 레벨은, 0V까지 완전히 방전되는 경우와, 1V정도까지 밖에 방전되지 않는 경우가 있다. 이때, 전술한 결합의 영향을 받으면, 2.4V까지 전위가 변동하여 감지레벨을 넘게 된다. 즉, ″0″기입 NG로 되어야 할 메모리셀이 ″0″기입 OK로 잘못 검지됨으로써 메모리셀의 동작마진을 감소시키게 된다. 제65도 나타낸 ②∼⑧의 조합의 예는 결합에 의해 오동작하는 조합은 아니다.

상기 문제점을 해결하기 위한 방법을 이하에 설명한다.

프로그램 명령이 입력된 후에 메모리셀에 데이터가 기입되는 동작은, 제64도에서 설명한 동작과 동일하기 때문에 그 설명을 생략한다. 다른 것은 프로그램검증시의 동작이다. 프로그램 검증모드로 되면, 신호(PRE)에 의해 비트선이 선충전된다. 비트선의 선충전이 종료되면 검중독출동작을 수행한다. 이때, 동시에 신호(Pv)도 ″H″레벨로 한다. 그에 따라, ″1″기입되어 있는 비트선에 대해서는 트랜지스터(T₁₁,T₁₂)가 온되기 때문에 충전된다. 따라서, ″L″레벨로 방전되지 않고 ″H″레벨을 유지한다. 그리고, 소정의 시간후, 신호(BLCD)를 ″H″레벨로 함으로써 비트선의 전위레벨을 데이터 랫치회로 (DR)로 전송하여 검지, 랫치한다. 즉, ″1″기입되어 있는 비트선은 항시 ″H″레벨이고, ″0″기입되어 검증 OK인 비트선도 ″H″레벨로 된다. 또, 검증 NG인 비트선은 방전된다. 이와 같이 하면, 전술한 바와 같이 ″1″기입의 비트선이 방전되지 않게 된다. 이 때문에, 재기입데이터를 설정할 때에 ″L″레벨로부터 ″H″레벨로의 전위변화, 즉 상술한 바와 같은 전위변화가 일어나지 않게 된다. 따라서, 결합의 영향을 받지 않고 데이터를 검지할 수 있게 된다. 이때문에, 데이터의 검지를 잘못하는 일도 없게 된다. 이는 제68도에 나타내어져 있다. 제68도의 ①의 조합에 있어서, 제65도에서 설명한 ①의 경우와 비교해서 개선되어 있는 것을 알 수 있다. 이것을 제69도에 제66도와 대비해서 나타내었다. 전술한 바와 같이 재기입설정시에 비트선의 결합의 영향에 의한 끌어 올림이 없어지기 때문에, 올바르게 데이터를 독출할 수 있다.

제70도는 재기입설정 트랜지스터(T₁₁,T₁₂)의 다른 예를 나타낸 것이다. (a)는 선술한 설명에 이용한 예이고, (b)는 다른 예이다. 트랜지스터(T₁₁)로서 0V부근에 문턱치전압을 갖는 트랜지스터를 이용함으로써 검증시의 비트선의 ″H″레벨을 V_∝에 가까이 설정할 수 있다. 또, 트랜지스터(T₁₂)의 게이트에 승압된 전위를 입력시킴으로써 효과는 더욱 커진다. 즉, 전원전압(V_∝)에 대해 전위강하(문턱치강하)하는 양이 적어지고, 그에 따라 독출동작에 의해 큰 마진이 얻어진다.

제71도 내지 제77도는 상기 방법의 실시에 사용되는 일반적인 회로도이기 때문에 그 설명은 생략한다.

이와 같은 방법으로 검증동작을 수행함으로써 비트선의 결합의 영향을 무시할 수 있다.

상기 설명에서는 특별히 언급되지 않았지만, 프로그램검증시에는 ″0″셀에 대하여 마진을 얻기 위해, 0.5V정도 메모리셀의 게이트를 끌어 올린다.

전술한 바와 같이, ″1″기입되어 있는 셀에 대해서는 검증동작시 항시 트랜지스터(T₁₁,T₁₂)가 온되어 전류가 메모리셀을 매개해서 흐른다.

메모리셀의 소오스는 메모리셀 어레이의 외부에서 공통으로 접속되고, 소거시에는 20V의 고전압이 인가되며, 프로그램시 및 독출시에는 GND레벨로 설정하기 위한 Vwell회로에 접속된다. 즉, 소오스선의 배선저항이 존재한다. 검증시 1셀당 10nA정도의 전류가 흐른다고 하자. 약 1페이지에 대해 ″1″기입되어 있을 때는, 256바이트분의 메모리셀에 대해 전류가 항시 흐른다. 즉, 256×8×10μ=20mA로 된다.

이제 소오스선에 20Ω정도의 저항이 존재한다고 하면, 소오스선의 전압은 0.4정도 뜨게 된다. 이에 대해, 1페이지 거의 모두에 대해 ″0″기입되어 있을 때는 항시 흐르는 전류는 거의 존재하지 않는다. 따라서, 소오스의 전위는 거의 상승하지 않고 GND레벨로 된다. 즉, 기입패턴에 기인해서 프로그램검증시의 소오스의 전위가 변화하게 되는 문제가 있다.

또, 독출시에는 항시 흐르는 전류의 경로가 존재하지 않기 때문에, 소오스의 레벨은 거의 GND레벨로 된다. 따라서, 기입패턴에 의해 메모리셀의 분포가 달라지고, 메모리셀의 동작마진이 달라진다. 또, 1페이지분의 셀의 거의 모두에 대해 ″1″패턴을 기입하는 경우, 프로그램검증시와 독출시의 소오스의 전위가 달라지기 때문에, 검증은 OK로 되더라도 실제로 독출하면 NG로 된다.

제78도에 랫치의 구성을 나타낸다. 프로그램검증시 메모리셀의 게이트를 0.5V정도 뜨게 하는 회로의 접지(ground)는 주변회로의 V_ss선에 접속되어 있다. 또, 메모리셀의 소오스선은 Vwell회로에 접속된다. 따라서, 기입패턴에 의해 메모리셀의 소오스선이 뜨더라도 검증레벨 설정회로의 소오스는 뜨지 않기 때문에, 소오스선의 전위에 차이가 생긴다. 이 때문에, 검증레벨의 설정을 소오스가 뜨는 것을 예상해서 1.0V로 설정한다고 하자. 기입한 메모리셀의 문턱치분포를 2.5V로 하면, 1페이지의 거의 모든 셀에 대해 ″0″기입되어있는 경우, 기입한 메모리셀의 상한은(1V+2.5V=)3.5V로 된다. 그에 반해, 거의 모두가 ″1″기입되어 있는 경우는 소오스의 전위도 0.5V정도 끌어 올려지기 때문에, 메모리셀의 게이트는 0.5V와 등가로 되어 상한의 문턱치는(0.5V + 2.5V =)3.0V로 된다. 이 차이는 AC특성의 차이, 신뢰성의 차이로 된다.

이 점을 해결하기 위해 제79도에 나타낸 바와 같이, 검증레벨 설정회로의 소오스를 트랜지스터(T_A)를 매개해서 메모리셀의 소오스와 공통으로 접속한다. 트랜지스터 (T_A)의 게이트에는 프로그램검증시 ″H″레벨로 되는 신호(″PROVERI″)가 인가된다. 이와 같이 하면, 프로그램검증시에 검증레벨 설정회로의 소오스는 메모리셀의 소오스와 공통으로 되기 때문에, 메모리셀의 소오스전위의 변화를 그대로 반영할 수 있다.

따라서, 소오스가 0.5V정도 뜨면, 출력전위도 설정치에 대해 0.5V 높아지기 때문에, 항시 메모리셀의 게이트와 소오스 사이에는 일정한 전압이 인가된다. 즉, 어떠한 패턴을 써도 동일한 분포를 얻는 것이 가능하게 되어 보다 높은 신뢰성을 얻을 수 있다.

제80도는 검증레벨 설정회로를 나타내고, 제81도는 Vwell회로를 나타낸다.

다음에는 다른 회로구성으로 제11실시예(제55도)와 동일한 효과를 얻는 제11실시예의 변형예를 설명한다. 이 변형예를 나타낸 제82도에 있어서는, 제11실시예 (제55도)와 동등한 회로에는 동일한 참조부호를 붙여 놓았다. 제82도에는 1열분의 메모리세 어레이와 그에 대한 주변회로를 나타내고 있다.

이 변형예에 있어서는, 제11실시예와 달리 데이터 랫치회로(DR)를 2개의 데이터 랫치회로(DR1,DR2)를 갖춘 것으로 하고 있다. 제1데이터 랫치회로(DR1)는 IO와 NIO 사이에 직접 역병렬로 접속된 2개의 인버터를 갖추고 있고, 제2데이터 랫치회로 (DR2)는 트랜지스터(T₃₁,T₃₂)를 매개해서 IO와 NIO 사이에 접속된 2개의 인버터를 갖추고 있다. 트랜지스터(T₃₁,T₃₂)는 신호(SDIC)에 의해 제어된다. 더욱이, 제1, 제2데이터 랫치회로(DR1,DR2)의 출력신호가 배타적 노아회로(XNOR)에 인가되고 있다. 즉, 2개의 입력신호의 논리레벨이 일치하는 경우에만 ″H″레벨로 되게 된다. 이 배타적 노아회로(XNOR)의 출력은 신호(VREAD)에 의해 제어되는 트랜지스터(T₂₁)를 매개해서 IO에 인가되고, 이 배타적 노아회로(XNOR)의 출력의 반전신호는 신호(VREA D)에 의해 제어되는 트랜지스터(T₂₂)를 매개해서 NIO에 인가된다. 제82도에서는 제55도에서의 트랜지스터(T₁₁)와 트랜지스터(T₁₂)는 필요치 않으므로 제거했다.

제82도의 장치의 독출동작 및 소거동작은 제11실시예와 동일하므로 설명을 생략한다.

이하, 기입동작을 설명한다.

프로그램동작은 전술한 것과 동일하다. 프로그램명령(PC)이 입력되어 프로그램 모드로 된다. 외부로부터는 열어드레스와 페이지를 나타내는 페이지 어드레스가 입력된다. 이때, 신호(BLCD)가 ″L″로 되어 트랜지스터(TT)가 오프된다. 또, 이와 더불어 승압회로(SU)가 동작하기 시작하여 차제에 기입 선충전회로(WPC)에 입력되는 신호(BLCRL,BLCU)가 승압되어 10V정도까지 상승한다. 이때, 메모리셀 어레이군중의 비트선(BL)의 전위도 BLCRL의 상승과 더불어 상승한다. 이때, 선택된 워드선(WL)은 20V정도의 고전압으로, NAND셀군의 소오스측의 선택게이트 트랜지스터의 게이트는 0V로, 다른 게이트는 10V정도의 중간레벨로 각각 설정된다.

이 상태에서, 열어드레스(AC)를 순차적으로 변화시켜 기입데이터를 데이터 레지스터회로(DR)로 입력시킨다. 이때, 데이터 레지스터회로(DR)로 입력된 기입데이터는 제1데이터 랫치회로(DR1)에 랫치된다. 256바이트분의 기입데이터가 각각 제1데이터 랫치회로(DR1)에 랫치된 후, 신호(BLCU)가 ″L″로 되어 기입 선충전회로(WPC)가 오프된다. 더욱이, 신호(SDIC)가 ″H″로 되면 트랜지스터(T₃₁,T₃₂)가 온되어 제2데이터 랫치회로(DR2)에 기입데이터가 랫치된다. 이어서, 신호(SDIC)가 ″L″로 되어 트랜지스터(T₃₁,T₃₂)가 오프로 된다. 또한, 신호 (SDIC)를 기입데이터 입력과 동시에 ″H″레벨로 하여 제1, 제2데이터 랫치회로에 동시에 랫치동작을 수행시켜도 좋다. 이때, VREAD는 ″L″이기 때문에 트랜지스터 (T₂₁,T₂₂)는 오프되어 있다. 이와 더불어, 신호(BLCD)가 10V정도가지 상승함으로써 트랜지스터(TT)가 온되어 비트선(BL)과 데이터 레지스터회로(DR)가 접속된다. 이때, 데이터 레지스터회로(DR)에 공급되는 전원(VBIT)도 10V정도로 까지 상승하게 된다. 제1데이터 랫치회로(DR1)에 ″1″이 랫치되어 있으면 비트선(BL)의 ″H″가 그대로 유지되고, 또 이 제1데이터 랫치회로(DR1)에 ″0″이 랫치되어 있으면 선충전된 비트선(BL)의 레벨은 ″L″로 되어 부유게이트로 전자가 주입된다. 이와 같이 해서 256바이트분의 기입이 동시에 이루어진다.

이어서, 상술한 바와 같이 프로그램동작이 종료한 후 검증명령(CF)이 입력된다. 그에 따라, 신호(BLCD)는 0V로 되고, 신호(BLCRL)는 5V로, 신호(VBIT)는 5V로 됨과 더불어, 리셋트신호(RST)에 의해 비트선이 방전된다. 이때, 기입데이터는 데이터 랫치회로(DR)내의 제2데이터 랫치회로(DR2)에 랫치된 상태를 유지한다. 이 상태에서, 독출 선충전회로(RPC)에 ″H″의 제어신호(PRE)가 인가되어 비트선이 선충전된다.

계속해서, 신호(BLCD)가 5V로 되고, 이와 더불어 독출데이터가 제1데이터 랫치회로에 랫치된다. 이때, 제2데이터 랫치회로(DR2)에 랫치된 데이터와 비교를 수행한다. 이어, 신호(BLCD)가 0V로 되어 데이터 랫치회로가 메모리셀과 분리된다. 이어서, 신호(VREAD)가 5V로 되어 트랜지스터(T₂₁,T₂₂)가 온됨으로써 제1랫치회로(DR1)에 비교결과가 랫치된다. 이 레벨은, 제83도에 파선으로 둘러싸인 기입데이터가 ″1″, 검증데이터가 ″0″이라는 조건에서도 에러판정이 된다. 즉, 기입데이터가 ″1″, 검증데이터가 ″0″이라는 제11도의 실시예에서는 무시할 수 있었던 조건에서도 검증 NG신호가 출력되게 된다.

검증독출동작은 제11실시예와 동일하다. 즉, 프로그램동작으로부터 소정시간경과후에 검증독출명령(CF)을 입력하면, 검증출력모드로 들어간다. 그러면, /RE를 ″H″→″L″→″H″→″L″로 순차적으로 변화시킴으로써 열어드레스(AC)가 차례차례 증가하여 순차적으로 랫치 데이터의 내용을 256바이트분(256회) 출력한다. 제82도의 회로구성에서는 제83도에 있어서 설명한 비교결과가 출력된다. 즉, 검증 NG인 비트에 대해서는 ″1″데이터가, 그 이외의 비트에 대해서는 ″0″데이터가 병렬로 출력된다.

이상에는, 명령입력에 의해 프로그램, 검증, 재프로그램을 수행하는 방식으로 설명했지만, 프로그램명령을 입력함으로써 내부자동동작에 의해 검증동작, 재프로그램동작을 수행하여 PASS, FAIL판정을 수행하도록 할 수도 있는데, 이와 같이 하면 더욱더 사용하기 쉬워진다.

제84도, 제85도에 기본개념 블럭도를 나타낸다.

프로그램 자동명령은 명령 레지스터회로(CR)에 의해 해독된다. 이 회로(CR)의 출력에 기초해서 논리회로(LOG1)가 펄스신호(AUTOpulse)를 출력한다. 신호(AUT Opulse)는 플립플롭회로(FFI)에 입력되고, 프로그램모드신호(PRO)가 ″H″레벨인 상태에서 랫치된다.

그 다음에 PRO의 신호가 ″H″레벨로 됨으로써 프로그램이 개시된다. 소정의 프로그램시간후 논리회로 2로부터의 프로그램 종료신호(PROE)에 의해 플립플롭(FFI ) 및 명령 레지스터회로(CR)를 리셋트시킨다. 프로그램 종료신호(PROE)는 플립플롭 (FFI)에 입력됨과 더불어 플립플롭(FFII)에도 입력되고, 검증모드로 된다. 소정의 검증시간은 2진카운터(BCII)에 의해 카운트된다.

이때, 상기 설명과 같은 검증동작을 수행하여 검증 OK의 여부를 판정한다. 만일 NG인 경우는 프로그램 횟수를 카운트하는 카운터(PNC)의 카운트값을 1증가시킴과 더불어 재프로그램을 수행한다. OK의 경우는 PASS로 한다.

이와 같이 함으로써, 자동프로그램명령을 입력하는 것만으로 PASS, FAIL의 판정이 가능하게 되어 사용하기 쉬워진다.

상기 설명은 프로그램동작을 기초로 설명했지만, 소거동작에 대해서도 완전히 동일하게 생각하는 것이 가능하다.

다음에는 검증독출과 자동프로그램의 조합에 대해 설명한다.

재프로그램을 소정 횟수 수행해도 검증이 NG이면, 그 페이지(256바이트)는 에러로서 취급된다. 여기서, 몇 비트의 셀이 NG로 되어 있는가를 외부로부터 식별할 수 있다. 여기서는 이것을 검증독출모드라고 부르기도 한다. 이하, 프로그램→검증독출의 동작을 제86도의 타이밍도를 이용해서 설명한다.

프로그램동작은 전술한 것과 동일하다. 프로그램명령(PC)이 입력되어 프로그램 모드로 된다. 외부로부터는 열어드레스와 페이지를 나타내는 페이지 어드레스가 입력된다. 이때, 데이터 레지스터회로(DR)의 전송 트랜지스터(TT)를 제어하는 신호(BLCD)가 ″L″로 되어 트랜지스터(TT)가 오프된다(제55조 참조). 또, 이와 더불어 승압회로(SU)가 동작하기 시작하여 차제에 기입 선충전회로(WPC)에 입력되는 신호(BLCRL, BLCU)가 승압되어 10V정도까지 상승한다. 이때, 메모리셀 어레이군중의 비트선(BL)의 전위도 BLCRL의 상승과 더불어 상승한다. 이때, 선택된 WL은 20V정도의 고전압으로, NAND셀군의 소오스측의 선택게이트 트랜지스터의 게이트는 0V로, 다른 게이트는 10V정도의 중간레벨로 각각 설정된다.

이 상태에서, 열어드레스(AC)를 순차적으로 변화시켜 기입데이터를 데이터 레지스터회로(DR)로 입력시킨다. 도면에서는 /WE가 입력데이터의 랫치신호로서 기능하고 있다. 이때, 데이터 레지스터회로(DR)로 입력된 기입데이터는 거기에 랫치된다. 256바이트분의 기입데이터가 각각 데이터 레지스터회로(DR)에 랫치되면, 신호 (BLCU)가 ″L″로 되어 기입 선충전회로(WPC)가 오프된다. 이와 더불어, 신호(BLCD)가 10V정도까지 상승함으로써 트랜지스터(TT)가 온되어 비트선(BL)과 데이터 레지스터회로(DR)가 접속된다. 이때, 데이터 레지스터회로(DR)에 공급되는 전원(VBIT)도 10V정도까지 상승한다. 이 데이터 레지스터회로(DR)에 ″1″이 랫치되어 있으면 비트선(BL)의 ″H″가 그대로 유지되고, 또 이 데이터 레지스터회로(DR)에 ″0″이 랫치되어 있으면 선충전된 비트선(BL)의 레벨은 ″L″로 되어 부유게이트로 전자가 주입된다. 이와 같이 해서 256바이트분의 기입이 동시에 이루어진다.

이어서, 소정시간 경과후 일괄검증명령(VC)이 아니라 검증독출명령(CF)을 입력하면 검증출력모드로 들어간다. 열어드레스(AC)를 차례차례 증가시켜 순차적으로 랫치 데이터의 내용을 256바이트분(256회) 출력한다. 검증 NG의 비트에 대해서는 ″1″이, 그 이외의 비트에 대해서는 ″0″이 병렬로 출력된다.

이와 같이, 일괄검증회로를 이용한 구성으로 검증 NG의 여부를 칩외부로 출력할 수 있다. 여기서, 출력 데이터는 종래와 같은 실제로 셀에 기입된 데이터가 아니라 재기입을 할 것인지의 여부를 나타내는 검증 NG신호이다. 따라서, 외부에 비교회로 등을 갖출 필요없이 기입에러가 발생한 셀의 수를 카운트할 수 있다. 검증독출에서 ″0″이 출력된 셀의 합계가 ″1″페이지분에서의 검증 NG의 합계이다. 또, 당연한 것이지만, 어느 번지에서 검증 NG가 있었는가를 특정(特定)할 수 있다.

다음에는 검증 NG의 카운트와 ECC(에러정정회로)를 조합한 실시예를 설명한다.

일반적으로, 기억데이터의 신뢰성을 높이기 위해 용장셀을 부가하여 에러셀을 보상하는 수법이 이용되고 있다. 예컨대, 256바이트(2K비트)의 페이지에 대해 64비트의 용장비트를 설치한다. 이것에 용장비트의 데이터로서 해밍(Hamming)의 거리를 이용한 해밍부호화를 행하면, 6비트까지의 데이터 에러를 수정할 수 있게 된다. 더욱이 일반적으로 M비트의 데이터열에 대해 N비트의 용장비트를 추가하면,

를 만족시키는 T비트의 에러를 수정할 수 있다.

ECC회로를 갖춘 실시예의 흐름도를 제87도에 나타낸다.

기입동작으로 들어가서 프로그램을 개시하면, 1페이지(256바이트)분의 데이터가 기입된다. 더욱이, 에러정정회로의 64비트의 용장셀에 용장데이터가 기입된다. 이어서, 검증동작으로 들어가서 검증 OK이면 기입이 이상없이 종료함으로써 기입동작이 종료된다. 검증 NG이면, 다음에 재프로그램이 몇회째인가를 나타내는 카운트와 비교해서 이것이 3회째 이하이면 재프로그램을 수행한다. 재프로그램의 설정횟수(이 경우 3회)를 넘은 경우에는 검증독출을 수행한다. 여기서, 전술한 바와 같이 1페이지분의 NG비트의 갯수를 카운트한다. 이어서, 이 카운트결과가 소정의 용장비트수(이 경우 64비트)로 수정할 수 있는가를 비교하여, 수정할 수 있으면 기입 OK로 된 다음 기입동작이 종료된다. 또, NG비트수가 용장비트로 조차도 구제할 수 없을만큼 크면 기입에러로 된다.

이와 같이 하면, 기입 NG비트가 생기더라도 ECC로 구제할 수 있는 범위내이면 기입에러로 되지 않는다.

따라서, 이와 같이 기억장치를 구성한 경우, 외부로부터 본 기입에러수가 종래와 비교해서 대폭적으로 저하한다. 특히, 경시열화가 있는 EEPROM에서는 효과가 현저하다.

또, 상기와 같은 구성으로 ECC회로를 부착할 경우, NG비트가 있음에도 불구하고 기입에러로 되지 않는 경우가 있다. 그러나, NG비트가 ECC로 구제할 수 있는 범위인지를 판정하면서 ECC의 구제한계에 어느 정도 가까워지고 있는가를 알 수 있다. 예로서, ECC의 구제한계의 8할이 NG비트로 되었을 때 경고를 발하도록 하면 좋다. 특히, 경시열화가 있는 EEPROM에서는 칩의 수명을 판정하는 수단으로 이용할 수 있다.

더욱이 제55도, 제56도에 나타낸 실시예에서 설명한 바와 같이 검증동작은 일괄로 수행할 수 있다. 따라서, 검증을 포함한 기입시간이 그만큼 길어지지 않게 된다.

이상, ECC를 부가한 실시예를 설명했지만, 이것은 원칩으로 구성해도 좋고, 복수의 EEPROM칩으로 이루어진 기억시스템으로 구성해도 좋다. 효과는 완전히 동일하다. 또, 용장코드의 생성법으로서 해맹방식을 이용했지만, 이에 한정될 필요는 없고, 리드 솔로몬(Reed-Solomon)식 부호화법, HV부호화법, 화이아(Fia)부호화법, 순환부호화법 등 각종의 부호화법을 이용해도 좋다.

이상 어드레스제어를 외부입력으로 수행하는 방법에 대해 설명했지만, 이하에 어드레스핀과 데이터 입력핀을 공통으로 한 예를 설명한다.

제88도에 그 일례를 나타낸다. 여기서, ALE, NWP, CE, NWE, RE는 외부제어신호이다. 이들 신호는 각각 대응하는 입력핀으로부터 입력되어 핀의 동작모드를 결정한다. 또, 제어회로로부터는 칩이 엑세스가능한가 불가능한가를 나타내는 신호가 READY/BUSY핀을 매개해서 외부로 출력된다. 외부신호(CLE)는 명령 입력모드를 결정하고, 외부제어신호(ALE)는 어드레스 입력모드를 결정하며, 외부제어신호(CE)는 칩선택신호이다. 또 외부제어신호(NWE)는 명령 입력모드, 어드레스 입력모드 및 데이터 입력모드에서 각각의 입력데이터를 취입하는 클럭신호의 기능을 한다. 또 외부제어신호(RE)는 데이터 독출시에 입력된 어드레스로부터 연속한 어드레스를 독출할 때의 어드레스증가와 출력버퍼의 이네이블기능을 갖춘 클럭신호이다.

제88도는 기입을 수행하는 경우의 외부제어모드를 나타낸 타이밍도이다. 여기서, 먼저 명령 입력모드에서 직렬데이터 입력명령 80H가 입력된다. 그에 따라, 칩은 프로그램 개시번지를 입력하기 위해 어드레스 입력 모드로 된다. 어드레스 입력모드에서는 외부제어신호(NWE)의 3스텝의 클럭으로 열어드레스 및 페이지 어드레스를 어드레스 버퍼로 취입해서 각 내부 어드레스신호를 입력어드레스 데이터에 대응한 소정의 논리레벨로 설정한다. 이때 READY/BUSY출력단자에 READY신호가 유지되도록 구성되어 있다. 어드레스 입력동작이 종료하면, 신호(SDIC)가 ″L″→″H″레벨로 변화한다. 이 때문에, 공통버스선(IOi/IOiB)에 기입데이터 및 그 반전데이터가 I/O입출력단자로부터 전송된다. 그 다음에 외부제어신호(NWE)가 ″L″레벨로 되어있는 동안 입력된 열어드레스에 대응하는 열디코더 출력신호(CSLn)가 ″H″레벨로 된다. 이와 같이 해서 데이터 레지스터내에 데이터가 전송된다.

그 결과, 0번지로부터 N-1번지까지의 데이터 레지스터의 내용은 초기화된 때의 데이터 ″1″로 된다. N번지로부터 N+j번지까지의 데이터 레지스터에는 I/O입출력단자로부터 입력된 데이터가 랫치되어 있다.

이 데이터 입력모드후, 명령 입력모드에서 자동프로그램명령 10H를 입력하면, 칩은 메모리셀로의 기입을 수행한다.

그 다음에는 상기 설명의 동작(프로그램→검증→재프로그램)이 자동적으로 수행된다.

상기 기입동작중에는 READY/BUSY출력단자로부터 BUSY신호가 출력된다. 소정의 기입시간이 경과하면, 자동적으로 READY신호가 출력되도록 설정되어 있다. 이 기입모드가 정상적으로 종료했는지의 검지는 명령 입력모드에서 70H의 플래그독출명령을 입력해서 검증의 결과[신호(PEOK)]를 I/O입출력단자로부터 독출함으로써 가능하다.

제89도는 상술한 반도체 메모리에 자동명령을 이용하지 않고 기입을 수행한 경우에 있어서의 외부제어신호의 입력파형과 데이터 입력타이밍을 나타낸 것이다. 명령 입력모드에서 직렬데이터 입력명령 80H이 입력된다. 그에 따라, 칩은 프로그램 개시번지를 입력하기 위해 어드레스 입력모드로 된다. 어드레스 입력모드에서는 전술한 독출모드와 마찬가지로 외부제어신호(NWE)가 ″L″레벨로 되어 있는 동안에 입력된 열어드레스에 대응하는 열디코더 출력신호가 ″H″레벨로 된다. 그에 따라, 데이터 레지스터의 랫치내용은 공통버스선상의 기입데이터 랫치에 기입된다. 이와 같이 해서 순차적으로 기입데이터가 랫치된다. 랫치가 종료하면, 프로그램 명령 ″40H″가 입력되어 프로그램 모드로 이행한다.

그 다음에, 검증명령을 입력하면 행어드레스에 따른 어드레스 버퍼회로내의 내부어드레스신호에 대응하는 워드선이 선태괸다. 더욱이, 소정의 지연시간후, 선택된 워드선에 제어게이트가 접속된 1페이지분의 메모리셀 데이터가 비트선을 매개해서 독출되어 데이터 레지스터에 랫치된다. 이어, 이 데이터 레지스터의 내용(PE)을 ″H″→″L″→″H″로 변화시키고, 열어드레스를 증가시켜 순차적으로 데이터를 칩외부로 독출한다. 독출한 데이터를 칩에서 외부기억 기입데이터와 비교한다. 그에 따라, 어느 번지에서 어느 비트가 에러로 되었는가를 판정할 수 있다.

제90도에 그 기입, 검증동작을 수행하는 경우의 외부제어신호의 입력파형과 데이터 입력타이밍을 나타낸다. 먼저, 명령 입력모드로 직렬데이터 입력명령 80H이 입력된다. 그에 따라, 칩은 프로그램 개시번지를 입력하기 위해 어드레스 입력모드로 된다. 어드레스 입력모드에서는 전술한 독출모드와 마찬가지로 외부제어신호(NWE)의 3스텝의 클럭으로 열어드레스 및 페이지 어드레스를 각각의 어드레스 버퍼로 취입해서 각 내부어드레스신호를 입력어드레스 데이터에 대응한 소정의 논리레벨로 설정한다. 그후, 외부제어신호(WE)가 ″L″레벨로 되어 있는 동안에 입력된 열어드레스에 대응하는 열디코더 출력신호가 ″H″레벨로 된다.

그에 따라, 데이터 레지스터의 랫치내용은 공통버스선상의 기입데이터 랫치에 기입된다. 이와 같이 해서 순차적으로 기입데이터가 랫치된다. 랫치가 종료하면, 프로그램 명령 ″40H″가 입력되어 프로그램 모드로 이행한다. 이 데이터 가입시는 다음의 검증독출명령이 입력될 때까지 기입을 수행한다.

그 다음에, 검증명령(일괄검증)을 입력하면, 전술한 설명과 같이 일괄검증이 수행된다. 이어, 이 상태에서 먼저 설명한 것과 동일하게 RE를 ″H″→″L″→″H″로 변화시키고, 열어드레스를 증가시켜 순차적으로 데이터를 칩외부로 독출한다.

이와 같이 하면, 기입 NG로 된 비트로부터는 ″0″데이터가, OK로 된 비트로부터는 ″1″데이터가 출력된다. 이 때문에, 의사적이지만 불량비트수를 판정할 수 있다. 제91도는 제90도에 도시된 시스템의 다른 예를 나타낸 것이다. 여기서는, 검증독출명령의 입력후에 RE를 기능시켜 열어드레스를 증가시키지 않고, 플래그 독출명령 ″70H″을 입력하여 프로그램 OK인지의 여부를 출력하는 예를 나타냈다. 이와 같이 시스템을 구성해도 FAIL/PASS의 판정은 가능하다.

주지하고 있는 바와 같이 NOR형의 메모리셀로의 데이터의 기입은, 부유게이트로의 열전자의 주입에 의해 이루어진다. 따라서, 하나의 메모리셀당 1∼2mA정도의 기입전류를 소비한다. 이 때문에, NAND E²형에서는 가능했지만, NOR형에서는 256바이트 등과 같은 페이지기입이 이루어지지 않게 된다. 그렇지만, NOR형은 독출속도가 빠르다는 등의 장점을 갖춘 것이기 때문에 이용되고 있다.

또한, NOR형은 E²이기 때문에 온보드(on-board)상에서의 데이터의 재기입이 가능하다. 먼저, 어드레스를 지정하여 기입데이터를 입력하고, 메모리셀로 기입을 수행하여 다음에 기입한 어드레스의 데이터를 독출하며, 데이터의 비교를 행하여 기입이 되었는지의 여부를 판정한다.

보드상에서 이와 같은 동작을 하게 하는 경우에는 CPU가 데이터기입, 검증동작에 필요한 동작을 만들게 된다. 이 때문에, 그 동안에 CPU가 전유되어 버리게 되는 문제가 있다.

따라서, 기입, 검증동작을 칩내부에서 자동화함으로써 CPU를 개방하는 방법이 일반적으로 되고 있다.

이때, 기입데이터를 랫치하는 회로와 독출한 데이터를 랫치하는 회로 및 이 데이터를 비교하는 회로를 설치한 예도 있다(일본국 특원평 3-125399호). 이 예에서는 패턴영역이 비교적 커져서 칩사이즈가 커지게 되는 문제가 있다. 이하에 설명하는 실시예는, 비교적 좁은 패턴영역으로 기입뿐만 아니라 소거시에도 사용하도록 한 것이다.

즉, 이제까지 설명한 실시에는 NAND구조의 메모리셀을 예로 한 것이지만, 이하에는 2층구조의 NOR형 셀을 이용한 경우의 일괄검증방식에 대해 설명한다. 즉, 제92도 내지 제94도는 2층구조의 메모리셀(EEPROM)의 일예를 나타낸 것이다.

제92도는 패턴평면도, 제93도는 제92도의 B-B'선 단면도, 제94도는 제92도의 C-C'선 단면도이다. 이들 도면에 있어서, 참조부호 211은 제1층째의 다결정 실리콘으로 이루어진 부유게이트(FG)이고, 212는 제2층째의 다결정 실리콘으로 이루어진 제어게이트(CG)이다. 여기서, 이 제어게이트(212)는 메모리셀의 워드선으로서 사용된다.

또, 213은 P형 기판이고, 214 및 215는 이 기판(214)상에 형성된 N⁺형 확산층으로 이루어진 소오스(S) 및 드레인(D)이며, 216은 컨택트 홀(contact hole)이고, 217은 이 컨택트 홀(216)을 매개해서 상기 드레인(214)과 접속되는 알루미늄층[비트선(BL)]이다. 더욱이, 218은 부유게이트 트랜지스터분의 게이트절연막으로서, 두께는 100Å이다. 219는 부유게이트(211)와 제어게이트(212) 사이에 형성된 절연막으로서, 예컨대 O-N-O(Oxide-Nit ride-Oxide)구조의 3층구조로 되어 있고, 두께는 산화막환산으로 약 200Å이다. 또 220은 필드절연막이고, 221은 층간절연막이다.

다음에는 그 동작원리를 설명한다.

소거시에는, 소오스(214)에 소거전압(12V)을 인가하고, 드레인(215)을 부유상태로 하며, 제어게이트(213)을 0V로 한다. 그에 따라, 얇은 게이트절연막(218)을 매개해서 부유게이트(211)와 소오스(214) 사이에 고전압이 인가된다. 그 결과, 파울러-노드하임(Fowler-Nordheim)의 터널효과에 의해 부유게이트(211)중의 전자가 소오스(214)로 방출되어 소거가 이루어진다.

기입시에는, 드레인(215)에 약 6V를, 소오스(214)에 0V를, 제어게이트(213)에 12V를 각각 인가한다. 그에 따라, 드레인 근방에서 층격이온화(impact ionization)가 일어나 전자가 부유게이트(211)로 주입되어 기입이 이루어진다.

독출시에는, 드레인(215)에 1V를, 소오스(214)에 0V를, 제어게이트(213)에 5V를 인가한다. 이때, 부유게이트(211)중에 전자가 있는지의 여부에 따라 오프/온되어 각각 데이터 ″0″ 또는 데이터 ″1″을 나타내게 된다.

이와 같은 메모리셀을 이용한 반도체 집적회로, 예컨대 4비트 구성의 플래시형 EEPROM은 제95도에 나타낸 바와 같이 구성된다.

제95도에 있어서, A₀∼A₁는 행어드레스 입력신호로서, 행어드레스 버퍼회로 (1)에 의해 증폭·정형된 다음 행디코더(2)에 입력된다. B_i+1∼B_J는 열어드레스 입력신호로서, 열어드레스 버퍼회로(3)에 의해 증폭·정형된 다음 열디코더회로(4)에 입력된다. 행디코더(2)는 복수의 워드선(WL)중 1개만을 선택한다. 열디코더회로(4)는 각 열선택게이트(6)중의 1개의 게이트(6A)를 선택적으로 온시켜 비트선(BL)을 각 I/O마다 1개, 도합 4개만 선택한다. 그에 따라, 메모리셀 어레이(5)내에서 각 I/O마다 1개, 도합 4개의 메모리셀(MC)이 선택된다. 선택된 각 메모리셀(MC)의 정보가 각각 감지증폭회로(7)에서 검지·증폭된다. 각 감지증폭회로(7)의 출력이 각 출력버퍼회로(8)를 거쳐 칩외부로 독출된다. 즉, 4개의 정보가 동시에 외부로 출력된다.

제95도에 있어서는, 메모리셀 어레이(5)는 4개의 메모리셀 어레이 유니트(MC AU;5A)로 구성된다. 각 유니트(5A)는 설명을 간단하게 하기 위해 4개의 워드선(WL)과 4개의 비트선(BL), 16개의 메모리셀(MC), 4개의 기준메모리셀 (RMC)을 갖춘 것으로 하고 있다. 4개의 비트선(BL)에 대응해서 열선택게이트회로(6)내의 게이트(6A)도 4개로 하고 있다. 이들 게이트(6A)중 하나가 열디코더회로(4)에 의해 온된다. 기준메모리셀(RMC)은 도중에 기준게이트(RBT)를 갖춘 기준비트선 (RBL)에 의해 감지증폭회로(SA;7)에 접속되어 있다.

이와 같은 구성의 EEPROM에 대한 4비트 데이터의 기입은 다음과 같이 해서 이루어진다. 즉, 4개의 입출력겸용 패드(도시하지 않음)로부터 4개의 데이터를 각 I/O마다 읽어들인다. 읽어들인 데이터에 따라 기입회로(10)가 비트선(BL)의 전위를 설정한다. 즉, 기입회로(10)는 기입데이터가 ″0″일 때는 고전위를, 기입 데이터가 ″1″일 때에는 저전위를, 입력어드레스신호에 의해 선택되는 비트선(BL)에 각각 공급한다. 이때, 입력어드레스신호에 의해 선택되는 워드선(WL)에도 고전위가 출력된다.

즉, ″0″데이터 기입시에는 선택된 워드선(WL)과 데이터를 기입해야 할 비트선(BL)이 고전위로 된다. 그에 따라, 메모리셀(MC)의 드레인(D) 근방에서 발새안 열전자가 메모리셀(MC)의 부유게이트(FG)에 주입된다. 그에 따라, 메모리셀(MC)의 문턱치전압이 정방향으로 시프트되어 ″0″데이터가 기억된다.

한편, ″1″데이터 기입시에는 비트선(BL)이 저전위로 된다. 그에 따라, 부유게이트(FG)로 전자가 주입되지 않고, 메모리셀(MC)의 문턱치도 시프트하지 않게 된다. 그 결과, ″1″데이터가 기억되게 된다.

한편, 데이터를 소거할 때는, 메모리셀의 소오스를 고전압으로 한다. 그에 따라, 부유게이트(FG)에 주입되어 있던 전자가 F-N(파울러-노드하임)의 터널효과에 의해 방출된다.

제96도는 제95도의 일부를 구체적으로 나타낸 것으로서, 이들 도면에 있어서 동일부호는 동일한 회로를 나타내고 있다. 제96도는 특히 감지증폭회로(SA;7) 및 비교회로(9)를 구체적으로 나타낸 것이다. 더욱이, 비교회로(9)에 비교대상으로서의 한쪽의 신호를 입력하는 회로(INCIR)와 비교회로(9)의 출력을 받는 일괄검증회로(VECIR)를 나타내고 있다.

전에도 설명한 바와 같이 MC는 부유게이트형 MOS트랜지스터로 이루어진 메모리셀, RMC는 부유게이트형 MOS트랜지스터로 이루어진 기준메모리셀(더미셀), BL은 비트선, RBL은 기준비트선, RBT는 열선택게이트용 트랜지스터(6A) 1개와 등가인 더미비트선 선택용 트랜지스터이다. 이 트랜지스터(RBT)는 그 게이트에 V_∝전위가 인가되고, 기준비트선(RBL)에 삽입되어 있다. BAS는 복수의 열선택게이트용 트랜지스터 (6A,6A,…)가 병렬로 접속되어 있는 버스선, LD1은 이 버스선(BAS)에 접속되어 있는 제1부하회로(바이어스회로), LD2는 이 기준비트선(RBL)에 접속되어 있는 제2부하회로(바이어스회로)이다. 제1부하회로(LD1)의 출력측의 비트선(BL')의 전위(Vin)와 제2부하회로(LD2)의 출력측의 기준비트선(RBL)의 전위(기준전위;Vref)는 데이터 검지회로(28; CMOS 전류미러로 구성됨)에 인가된다.

상기 감지증폭회로(SA;7)에 있어서, V_∝전원과 데이터 검지회로부(28)사이에는 활성화제어용 P챈널 트랜지스터(P4)가 접속되어 있다.

이 트랜지스터(P4)의 게이트에는 반전신호(/CE*1)가 인가된다. 이 트랜지스터 (P4)가 오프시에는 데이터 검지회로(28)가 비동작상태로 되어 전류소비가 절감된다. 또, 데이터 검지회로(28)의 출력단(DSO)과 접지담 사이에는 게이트에 반전신호 (/CE*1)가 인가되는 n챈널 트랜지스터(N7)가 접속되어 있다.

감지증폭회로(7)에 있어서, 기준메모리셀(RMC)의 데이터에 기초해서 생성되는 기준비트선(RBL)의 기준전위(Vref)와 선택된 메모리셀로부터 독출된 데이터에 기초해서 생성되는 비트선(BL)의 전위(Vin)가 비교된다. 이 비교결과에 기초해서 메모리셀중의 기억데이터를 검지하여 3개의 인버터를 매개해서 출력버퍼회로(8)로 출력한다.

감지증폭회로(7)의 출력은 비교회로(9)의 한쪽의 입력단으로도 입력되고, 비교회(9)의 다른쪽의 입력단으로는 I/O패드 인가된 신호(기입데이터)가 인가된다. 비교회로(9)에 있어서는, 이들 2개의 입력신호를 비교해서 그 결과(VRO)를 일괄검증회로 (VECIR)에 인가한다. 일괄검증회로(VECIR)에는 이것 이외의 3비트에서의 비교회로 (9)로부터의 출력(VR1,VR2,VR3)도 인가된다. 일괄검증회로(VECIR)는 이들 출력 (VR0,VR1,VR2,VR3) 모두가 기입 OK를 나타낼 때에 출력회로(Dout)로부터의 출력을 허용한다. 이 이외의 경우, 즉 출력(VR0∼VR3)중 하나라도 기입 NG를 나타내는 경우에는, 출력회로(Dout)로부터의 출력을 저지하게 된다.

제97도 및 제98도는 각각 프로그램검증시 및 소거검증시에 있어서의 비교회로 (9)로부터의 출력(VR0)을 나타낸다. 제97도(a)는 ″1″기입의 경우를 나타내고 있다. 프로그램 OK인 경우는 감지증폭기 출력(DSO)이 ″1″로 된다. 그에 따라, 비교회로의 출력(VR0)는 ″1″, 즉 프로그램 OK를 나타내게 된다. 제97도(b)는 ″0″기입의 경우를 나타낸다. ″0″기입 NG인 경우에는 감지증폭기 출력(DSO)이 ″1″을 나타낸다. 이 때문에, 비교회로 출력(VR0)은 ″0″, 즉 프로그램 NG를 나타내게 된다. 제97도(c)는 ″0″기입의 경우를 나타낸다. ″0″기입 OK인 경우에는 감지증폭기 출력(DSO)이 ″0″을 나타낸다. 이 때문에, 비교회로 출력(VR0)은 ″H″, 즉 프로그램 OK를 나타내게 된다. 여기서, 비교회로 출력(VR0∼VR3) 모두가 ″H(프로그램 OK)″를 나타낼 때에는 일괄검증회로 출력(PVFY)은 ″H″를 나타내게 된다. 제98도로부터 알 수 있는 바와 같이, 소거 OK/NG의 경우는, 감지증폭기 출력(DSO)은 ″1/0″를 나타낸다. 그에 따라, 비교회로출력(VR0)은 ″1/0″를 나타내게 된다. 비교회로 출력 (VR0∼VR3) 모두가 소거 OK를 나타낼 때에는 일괄검증회로 출력(EVFY)은 ″1″로 되고, 비교회로 출력(VR0 ∼ VR3)중 하나라도 소거 NG를 나타낼 때에는 상기 출력 (EVFY)은 ″0″으로 된다.

다음에는 제99도에 더욱 다른 실시예를 나타낸다. 이 실시예는 일본국 특개평 3-250495호 공보의 제6도에 도시된 메모리셀에 일괄검증회로를 조합한 것이다. 이 제99도에 있어서, 제96도와 동일한 회로에는 동일한 참조부호를 붙여 놓았다.

이 제99도의 장치에서의 소거, 기입 및 독출시의 각 부위로는 인가전압은 표 6에 나타낸 바와 같다.

[표 6]

이 제99도의 장치에서의 프로그램검증 및 소거검증동작은 상술한 제90도에서의 동작과 동일하기 때문에, 그 설명을 생략한다.

다음에는 상술한 바와 같은 일괄검증기능을 갖춘 불휘발성 반도체 기억장치를 이용한 기억시스템의 예를 설명한다.

통상, 기억시스템을 최소한의 비용으로 최대한의 능력을 인출하기 위해 계층적으로 구성되어 있다. 그중 하나로서의 캐시 메모리는 메모리 엑세스의 국소성을 이용한 것이다. 통상의 캐시 메모리 시스템을 이용한 계산기는, CPU에서 부가하여 고속이고 소용량인 SRAM과 저속이고 대용량인 DRAM을 구비하고 있다. 이와 같은 캐시 시스템에서는, 엑세스시간이 긴 DRAM 등으로 구성된 주기억의 일부를 엑세스시간이 짧은 SRAM 등으로 치환함으로써 실효적인 엑세스시간을 단축시키고 있다. 즉, CPU 등으로부터 엑세스할 때에 SRAM내에 데이터가 있으면[즉 캐시가 적중(hit)된 때에는] 고속동작가능한 SRAM으로부터 데이터를 독출하고, 적중되지 않은 경우[미스히트(mishit)된 경우]는 DRAM 등의 주기억으로부터 데이터를 독출한다. 캐시용량 및 치환방식이 적당하면, 적중률이 95%를 넘게 되어 평균적인 엑세스는 대단히 고속화된다.

상술한 바와 같은 NAND형 EEPROM등에서는 기입 및 소거를 페이지단위(예컨대 2K비트)로 수행하는 것이 가능하다. 페이지단위로의 처리에 의해 기입 및 소거가 대단히 고속으로 된다. 그렇지만, 이와 같은 장치에서는 랜덤 엑세스(random access)를 희생시키기 때문에, SRAM이나 DRAM등과 같은 RAM으로 구성되는 캐시 메모리가 필수적이다. NAND형 EEPROM등과 같은 불휘발성 기억장치에 캐시 시스템을 적용하면, 기입횟수가 줄어 들어 그 결과로서 랫치의 수명이 연장된다.

불휘발성 반도체 기억장치를 이용한 메모리 시스템의 제1실시예를 설명한다. 제100도는 그 회로구성을 나타내고 있다. 이 시스템은 ROM(121)과 제어회로(122)를갖추고 있고, 그중 ROM(121)은 일괄검증기능을 갖추고 있다. 제어회로(122)는 ROM (121)의 기입을 제어하는 것으로, 적어도 내부에 기입데이터 레지스터를 갖추고 있다. 이 기입제어회로(122)는 ROM(121)이 출력하는 일괄검증신호에 응답하여 다음에 기입해야 할 페이지 데이터를 출력한다. 이 제어회로는 CPU를 이용해서 구성해도 좋고, 게이트 어레이나 SRAM을 포함한 복수의 칩으로 구성해도 좋다.

상술한 바와 같은 NAND형 EEPROM에서는, 일괄소거블럭은 통상 수페이지에 이른다. 따라서, 캐시 메모리 등의 시스템을 구성한 때에는 일괄소거블럭마다 기입을 수행하게 된다. 예컨대, 상술한 8NAND형의 메모리셀을 갖춘 NAND형 EEPROM에서는 2K비트(1페이지)×8=16K비트(8페이지)로 하나의 일괄블럭을 구성하고 있고, 기입도 이 블럭단위로 수행하게 된다. 따라서, 기입동자에는 항시 8페이지의 기입이 수반된다.

제100도에 나타낸 회로에서는 ROM(121)이 출력하는 일괄검증신호(VFY)를 이용해서 다음 페이지의 기입동작을 수행한다. 즉, 1페이지째의 데이터를 랫치한 후에는 ROM내부에서 기입 및 검증이 반복된다. 1페이지분의 모든 데이터기입이 완료되면, 1페이지째에 대한 일괄검증신호(VFY)가 출력된다. 이 일괄검증신호(VFY)를 제어회로(122)가 검지하여 2페이지째의 데이터를 ROM(121)에 랫치한다. 이어서, ROM내부에서 2페이지째에 대한 기입 및 검증이 반복되고, 1페이지분의 모든 데이터의 기입이 완료되면 2페이지째에 대한 일괄검증신호(VFY)가 출력된다. 3페이지째 이후에 대해서도 상기와 마찬가지로 해서 기입된다.

예컨대, 상술한 바와 같은 8NAND형의 메모리셀을 갖춘 NAND형 EEPROM에서는, 1회의 기입동작에 있어서 제어회로(122)는 8페이지분의 데이터전송을 수행하여 2페이지째 이후는 이전 페이지에서의 일괄검증신호를 검지한 후 페이지 데이터의 전송을 수행하게 된다.

이상 설명한 바와 같이 본 실시예에 의하면, 제어회로(122)로부터 ROM(121)으로의 기입페이지 데이터의 전송을 일괄검증신호에 기초해서 수행할 수 있다. 종래에는 외부에 비교회로나 검증독출용의 대용량의 레지스터를 설치했지만, 본 실시예에서는 그와 같이 할 필요가 없다. 그에 따라, 제어회로(122)의 구성이 대단히 간단해진다.

상술한 실시예는 제어회로(122)에 대해 ROM(121)이 하나인 구성을 나타냈다. 그에 반해, 일괄검증신호를 출력하는 ROM을 복수개 갖춘 메모리 시스템을 구성할 수도 있다. 제101도는 그 일예를 나타낸 것이다. 이 시스템은 상술한 바와 같은 일괄검증기능을 갖추고 있다. 이 시스템은, ROM(101∼103)과 RAM(104) 및 제어회로(10 5)를 갖추고 있다. 구중 ROM(101∼103)은 기입이 종료되면 일괄검증신호를 출력하는 것이고, RAM(104)은 도시하지 않은 CPU로부터의 엑세스에 대해 캐시 메모리로서 이용되는 것이며, 제어회로(105)는 RAM(104)과 ROM(101∼103) 사이의 데이터전송의 제어를 수행하는 것이다. RAM(104)과 ROM(101∼103) 사이에서의 데이터전송은 데이터 버스(106)를 매개해서 이루어진다. ROM(101∼103)이 주기억을 구성하게 되는데, 이것은 캐시 메모리로서 이용되는 RAM(104)보다는 훨씬 대용량이다. 매핑 (mapping)방법은 일반적인 4방향 매핑(4-way mapping)이 바람직하지만, 직접 매핑 (direct mapping)이나 전결합매핑(full associative mapping) 등 기존의 여러 가지의 태양의 매핑이 가능하다. 캐시 메모리에서의 블럭은 일괄소거블럭과 같은 용량으로 한다.

다음에는 일괄소거블럭이 16K이고, 매핑방법이 4방향 매핑일 때를 설명한다. 이때, SRAM은 64K비트로 4개의 16K블럭을 갖추고 있다. 이들 블럭은 ROM내의 일괄소거블럭의 복사데이터(copy data)를 일시적으로 격납하고 있다. 예컨대, ROM내의 2, 3, 4, 5번째의 일괄소거블럭중 데이터에 대해 엑세스가 이루어져 있다고 하자. 이 때에는 이들 데이터의 복사데이터가 SRAM내의 4개의 블럭에 일시적으로 격납되어 있다.

도시하지 않은 CPU로부터, 예컨대 3번째의 일괄소거블럭에 대해 기입 및 소거동작이 행해진다고 하자. 이때에는 이미 그 데이터의 복사가 SRAM내에 존재하기(적중되었기) 때문에, ROM에 대해 직접 엑세스하지 않고 고속의 SRAM만을 매개해서 데이터를 주고 받을 수 있게 된다.

도시하지 않은 CPU로부터, 예컨대 6번째의 일괄소거블걱에 대해 독출이 행해진다고 하자. 이때에는 당해 일괄소거블럭의 데이터의 복사는 SRAM에는 존재하지 않기(적중되지 않았기) 때문에, ROM으로부터 독출한 데이터를 SRAM으로 전송할 필요가 있다. 그러나, 이에 앞서서 SRAM내의 블럭중 하나를 ROM에 되돌려 기입해 놓을 필요가 있다. 예컨대, 2번째의 일괄소거블럭의 데이터를 SRAM으로부터 ROM으로 되돌려 기입할 때에는 ROM의 당해 일괄소거블럭의 전데이터를 소거하고, 이어서 SRAM의 블럭 데이터를 순차적으로 전송해서 기입을 행한다. 이 되돌려 기입하는 동작에 있어서 소거검증신호를 이용할 수 있다. 이 소거검증신호(소거동작이 완료한 것을 나타낸다)에 응답해서 SRAM으로부터 1페이지째의 데이터가 전송된다. 이어서, 2페이째 이후의 데이터의 전송은, 상술한 바와 같이 이전 페이지의 일괄검증신호를 검지함으로써 수행할 수 있다. 상술한 8NAND형 EERPOM에서는 8페이지분의 데이터전송이 필요하다. 이어서, 6번째의 일괄소거블럭의 전 데이터를 SRAM의 빈 블럭으로 복사하고, 당해 어드레스의 데이터를 SRAM이 CPU로 출력한다.

도시하지 않은 CPU로부터, 예컨대 7번째의 일괄소거블럭에 대해 기입이 행해진다고 하자. 이때에는 당해 일괄소거블럭의 데이터의 복사는 SRAM에는 존재하지 않는다(적중되지 않음). 따라서, 상술한 되돌려 기입하는 동작과 독출동작을 SRAM으로의 기입동작에 앞서서 수행할 필요가 있다. 예컨대, 3번째의 일괄소거블럭의 데이터를 SRAM으로부터 ROM으로 되돌려 기입할 때에는 ROM의 당해 일괄소거블럭의 전데이터를 소거하고, 이어서 SRAM의 블럭 데이터를 순차적으로 전송해서 기입을 수행한다. 이 되돌려 기입하는 동작에 있어서 소거검증신호를 이용할 수 있다. 이 소거검증신호(소거동작이 완료한 것을 나타낸다)에 응답해서 SRAM으로부터 1페이지째 데이터가 전송된다. 이어서, 2페이지째 이후의 데이터의 전송은, 상술한 바와 같이 이전 페이지의 일괄검증신호를 검지함으로써 수행할 수 있다. 상술한 8NAND형 EEPROM에서는 8페이지분의 데이터전송이 필요하다. 이어서, 7번째의 일괄소거블럭의 전데이터를 SRAM의 빈 블럭으로 복사하고, 더욱이 CPU로부터 기입의 요구가 있는 데이터를 SRAM내의 대응하는 영역에 기입한다.

이와 같이, 일괄검증신호를 출력하는 ROM은 SRAM 등과 조합하여 용이하게 캐시 시스템을 구성할 수 있는데, 이는 적중되지 않은 경우의 데이터를 되돌려 기입하는 동작에 일괄검증신호를 이용하기 때문이다.

이어서, 일괄검증기능을 갖춘 메모리 시스템의 제3실시예를 설명한다. 제102도는 그 회로예를 나타내고 있다. 즉, 일괄검증기능을 갖춘 ROM(111,112)과, 기입을 제어하고, 적어도 내부에 기입데이터 레지스터를 갖춘 제어회로(113)를 갖추고 있다. 이 제어회로(113)는 CPU를 이용해서 구성해도 좋고, 게이트 어레이나 SRAM을 포함하는 복수칩으로 구성해도 좋다. 또, ROM(111) 및 ROM(112)는 1칩상에 혼재시켜도 좋고, 복수칩으로 구성해도 좋다.

연속한 페이지 데이터는 ROM(111)과 ROM(112)에 교대로 격납된다. 예컨대, 1, 3, 5, …,(2N-1)페이지째는 ROM(111)에, 2, 4, 6,…, (2N)페이지째는 ROM (112)에 격납된다. 상술한 바와 같이, 기입모드에서의 동작은 칩내부의 기입데이터 랫치에 페이지 데이터를 전송하는 동작과, 이어지는 기입 및 검증동작으로 이루어진다. 이 시스템에서는, 기입 데이터를 ROM(111)에 전송하고 있는 동안에 ROM(112)의 기입 및 검증을 수행한다. 더욱이, 복수의 페이지에 걸친 데이터를 기입할때는 ROM(111)과 ROM(112)에 교대로 데이터전송을 수행한다.

제101도에 나타낸 회로구성에 있어서도, 기입데이터 전송의 제어는 ROM이 출력하는 일괄검증신호를 이용한다. 먼저, 1페이지째의 데이터가 ROM(111)으로 전송되고, 이어서 ROM(111)에 대하여 기입 및 검증동작이 수행된다. ROM(111)에 기입 및 전송이 수행되고 있는 동안에 제어회로(113)은 ROM(112)에 2페이지째의 데이터를 전송하고, 이어서 기입 및 검증동작을 수행한다. ROM(111)에 대한 1페이지째의 기입이 종료하면 일괄검증신호가 출력된다. 그에 따라, 제어회로(113)은 3페이지째의 데이터를 ROM(111)에 전송하고, 이어서 기입 및 검증동작을 수행한다. 4페이지째 이후의 페이지 기입에 대해서도 상기와 마찬가지이다.

이상 설명한 바와 같이 제3실시예에 의하면, 제어회로(113)로부터 ROM(111, 112)으로의 기입페이지 데이터의 전송을 일괄검증신호를 기초로 수행할 수 있다. 본 실시예는 종래와 달리 외부에 비교회로나 검증독출용의 대용량의 레지스터를 설치할 필요가 없으므로, 제어회로(113)의 구성이 대단히 간단해진다. 또, 기입을 교대로 수행하기 때문에, 기입시간이 고속으로 된다. 다만, 일괄소거블럭의 크기가 2배로 된다.

[발명의 효과]

본 발명에 의하면, 복수의 메모리셀 각각에 관한 기입, 소거가 적정하게 이루어졌는지의 여부를 신속하게 검지하여 대상으로 하는 모든 메모리셀에 관한 기입, 소거를 신속하게 수행할 수 있고, 게다가 기입, 소거를 반복해도 메모리셀에서의 문턱치가 지나차게 변동하는 것을 방지할 수 있게 된다.

Claims (27)

1. 기입데이터를 격납하는 데이터 레지스터를 갖추고서, 당해 기억시스템의 기입동작을 제어하는 제어회로와, 복수의 메모리셀을 갖추고서, 상기 데이터 레지스터로부터 전송된 소정 비트의 데이터로 이루어진 데이터군을 랫치하고, 랫치된 데이터군을 상기 메모리셀에 기입하며, 상기 데이터군의 데이터가 모두 기입되었을 때에 집단검증신호 (collective verify signal)를 출력하는 기억수단을 구비하고, 상기 제어회로는 상기 기억수단에 의해 상기 집단검증신호가 출력될 때마다 상기 기억수단에 새로운 데이터군을 전송하여 상기 기억수단이 전송된 새로운 데이터군을 랫치하여 기입하도록 하고, 상기 기억수단은 상기 새로 랫치된 데이터군이 기입될 때마다 상기 제어회로에 집단검증신호를 전송하며, 이러한 기입동작이 차례로 반복해서 실행되는 것을 특징으로 하는 기억시스템.
2. 제1항에 있어서, 상기 메모리셀은, 각각 복수의 메모리셀로 이루어진 복수의 소거블럭으로 분할되어 있고, 상기 소거블럭의 각각에 기억된 데이터는 동시에 소거되며, 복수의 데이터군이 각 소거블럭에 기입되어 있는 것을 특징으로 하는 기억시스템.
3. 제2항에 있어서, 상기 기억시스템은 NAND형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 기억시스템.
4. 제2항에 있어서, 상기 기억시스템은 NOR형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 집단소거블럭에 데이터가 기입되는 것을 특징으로 하는 기억시스템.
5. 기입데이터를 격납하는 데이터 레지스터를 갖추고서, 당해 기억시스템의 기입동작을 제어하는 제어회로와, 복수의 메모리셀을 각각 갖추고서, 상기 데이터 레지스터로부터 전송된 소정 비트의 데이터로 이루어진 데이터군을 랫치함과 더불어 랫치된 데이터군을 상기 메모리셀에 기입하기 위한 데이터기입동작을 실행하고, 상기 데이터군의 모든 데이터가 기입되었는지의 여부를 점검함과 더불어 상기 데이터군의 모든 데이터가 충분히 기입되었을 때에 집단검증신호를 출력하기 위한 기입검증동작을 실행하는 복수의 기억수단을 구비하고, 상기 제어회로는 상기 기억수단중 하나로부터 출력된 상기 집단검증신호를 수신할 때마다 상기 기억수단중 하나에 새로운 데이터군을 전송함과 더불어 상기 기억수단중 하나가 상기 새로운 데이터군을 랫치하여 랫치된 새로운 데이터군을 충분히 기입하도록 하기 위한 데이터전송동작을 실행하며, 상기 기억수단중 하나가 새로 랫치된 데이터군을 충분히 기입하도록 하기 위한 기입동작을 실행할 때마다 상기 기억수단중 하나는 상기 집단검증신호를 상기 제어회로에 전송하고, 상기 기억수단중 하나가 기입/검증동작을 실행하는 동안에 상기 제어회로는 상기 기억수단중 다른 것에 다른 새로운 데이터군을 전송하기 위한 다른 데이터전송동작을 실행하며, 상기 기억수단중 하나에 대한 데이터기입동작과 상기 기억수단중 다른 것에 대한 데이터전송동작이 서로 병렬로 동시에 반복해서 실행되는 것을 특징으로 하는 기억시스템.
6. 제5항에 있어서, 상기 기억수단의 개수는 2개이고, 상기 기억수단중 하나에 대해 데이터전송동작이 실행될 때에 상기 기억수단중 하나의 데이터 전송동작과 병렬로 상기 기억수단중 다른 하나에 대해 기입/검증동작이 실행되며, 그후 상기 기억수단중 하나에 대해 기입 및 검증동작이 실행될 때에 상기 기억수단중 하나의 기입/검증동작과 병렬로 상기 기억수단중 다른 하나에 대해 데이터전송동작이 실행되고, 이러한 동작이 차례로 반복되는 것을 특징으로 하는 기억시스템.
7. 제5항에 있어서, 상기 메모리셀은, 각각 복수의 메모리셀로 이루어진 복수의 소거블럭으로 분할되어 있고, 상기 소거블럭의 각각에 기억된 데이터는 동시에 소거되며, 복수의 데이터군이 각 소거블럭에 기입되어 있는 것을 특징으로 하는 기억시스템.
8. 제6항에 있어서, 상기 메모리셀은, 각각 복수의 메모리셀로 이루어진 복수의 소거블럭으로 분할되어 있고, 상기 소거블럭의 각각에 기억된 데이터는 동시에 소거되며, 복수의 데이터군이 각 소거블럭에 기입되어있는 것을 특징으로 하는 기억시스템.
9. 제7항에 있어서, 상기 기억수단 각각은 NAND형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 기억시스템.
10. 제8항에 있어서, 상기 기억수단 각각은 NAND형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 기억시스템.
11. 제7항에 있어서, 상기 기억수단 각각은 NOR형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 기억시스템.
12. 제8항에 있어서, 상기 기억수단 각각은 NOR형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 기억시스템..
13. 소정 비트의 메모리셀을 각각 갖춘 복수의 소거블럭으로 이루어지고, 상기 소거블럭중 하나의 모든 비트가 소거될 때마다 소거검증신호를 출력하는 주메모리와, 캐시 메모리 및, 상기 주메모리와 상기 캐시 메모리 사이의 데이터전송동작을 제어하는 제어회로를 구비하고, 캐시 미스히트로 인하여 상기 캐시 메모리내에 엑세스된 데이터가 존재하지 않을 때에 상기 제어회로가 상기 소거블럭중 하나의 데이터를 소거하고, 데이터가 완전히 소거되어 소거검증신호가 출력된 후에 상기 제어회로가 상기 캐시 메모리내의 데이터를 소거된 소거블럭으로 재기입하기 위한 데이터재기입동작을 실행하는 것을 특징으로 하는 캐시 메모리 시스템.
14. 제13항에 있어서, 상기 데이터재기입동작후에, 상기 제어회로가 상기 주메모리내의 오브젝트 데이터를 상기 재기입동작에 의해 얻어진 상기 캐시 메모리내의 빈 공간으로 복사하기 위한 복사동작을 실행하는 것을 특징으로 하는 캐시 메모리 시스템.
15. 제14항에 있어서, 상기 복사동작후에, 상기 제어회로가 상기 주메모리에서 복사된 데이터를 외부 기입데이터로 재기입하기 위한 재기입동작을 실행하는 것을 특징으로 하는 캐시 메모리 시스템.
16. 제13항에 있어서, 상기 재기입동작시에 상기 제어회로가 데이터를 소정 비트의 복수의 분할된 블럭데이터로 분할하여 분할된 블럭데이터를 복수회 전송하는 방법으로 상기 캐시 메모리로부터 상기 소거블럭중 하나로의 데이터전송동작을 제어하는 것을 특징으로 하는 캐시 메모리 시스템.
17. 제14항에 있어서, 상기 재기입동작시에 상기 제어회로가 데이터를 소정 비트의 복수의 분할된 블럭데이터로 분할하여 분할된 블럭데이터를 복수회 전송하는 방법으로 상기 캐시 메모리로부터 상기 소거블럭중 하나로의 데이터전송동작을 제어하는 것을 특징으로 하는 캐시 메모리 시스템.
18. 제15항에 있어서, 상기 재기입동작시에 상기 제어회로가 데이터를 소정 비트의 복수의 분할된 블럭데이터로 분할하여 분할된 블럭데이터를 복수회 전송하는 방법으로 상기 캐시 메모리로부터 상기 소거블럭중 하나로의 데이터전송동작을 제어하는 것을 특징으로 하는 캐시 메모리 시스템.
19. 제16항에 있어서, 상기 주메모리는, 상기 분할된 블럭데이터가 전송될 때마다 기입동작을 실행하고, 모든 분할된 블럭데이터가 완전히 기입될 때마다 기입검증신호를 출력하며, 상기 제어회로는, 모든 분할된 블럭데이터가 완전히 기입되어 기입검증신호가 출력될 때마다 상기 캐시 메모리로부터 상기 주메모리로 다음의 분할된 블럭데이터를 전송하는 것을 특징으로 하는 캐시 메모리 시스템.
20. 제17항에 있어서, 상기 주메모리는, 상기 분할된 블럭데이터가 전송될 때마다 기입동작을 실행하고, 모든 분할된 블럭데이터가 완전히 기입될 때마다 기입검증신호를 출력하며, 상기 제어회로는, 모든 분할된 블럭데이터가 완전히 기입되어 기입검증신호가 출력될 때마다 상기 캐시 메모리로부터 상기 주메모리로 다음의 분할된 블럭데이터를 전송하는 것을 특징으로 하는 캐시 메모리 시스템.
21. 제18항에 있어서, 상기 주메모리는, 상기 분할된 블럭데이터가 전송될 때마다 기입동작을 실행하고, 모든 분할된 블럭데이터가 완전히 기입될 때마다 기입검증신호를 출력하며, 상기 제어회로는, 모든 분할된 블럭데이터가 완전히 기입되어 기입검증신호가 출력될 때마다 상기 캐시 메모리로부터 상기 주메모리로 다음의 분할된 블럭데이터를 전송하는 것을 특징으로 하는 캐시 메모리 시스템.
22. 제19항에 있어서, 상기 주메모리는 NAND형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 캐시 메모리 시스템.
23. 제20항에 있어서, 상기 주메모리는 NAND형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 캐시 메모리 시스템.
24. 제21항에 있어서, 상기 주메모리는 NAND형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 캐시 메모리 시스템.
25. 제19항에 있어서, 상기 주메모리는 NOR형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 캐시 메모리 시스템.
26. 제20항에 있어서, 상기 주메모리는 NOR형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 캐시 메모리 시스템.
27. 제21항에 있어서, 상기 주메모리는 NOR형 EEPROM이고, 상기 소거블럭은 복수의 페이지로 분할되어 있으며, 상기 제어회로로부터 복수회 차례로 전송된 1페이지의 데이터를 순차적으로 기입함으로써 상기 소거블럭에 데이터가 기입되는 것을 특징으로 하는 캐시 메모리 시스템.