JP3207354B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP3207354B2
JP3207354B2 JP16233496A JP16233496A JP3207354B2 JP 3207354 B2 JP3207354 B2 JP 3207354B2 JP 16233496 A JP16233496 A JP 16233496A JP 16233496 A JP16233496 A JP 16233496A JP 3207354 B2 JP3207354 B2 JP 3207354B2
Authority
JP
Japan
Prior art keywords
control data
logic level
data storage
data
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP16233496A
Other languages
English (en)
Other versions
JPH08315590A (ja
Inventor
中 智 晴 田
冨 正 樹 百
藤 秀 雄 加
井 弘 人 中
中 義 幸 田
田 理一郎 白
留 誠 一 有
藤 寧 夫 伊
田 佳 久 岩
村 寛 中
平 秀 子 大
本 豊 岡
野 正 通 浅
重 芳 徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP16233496A priority Critical patent/JP3207354B2/ja
Publication of JPH08315590A publication Critical patent/JPH08315590A/ja
Application granted granted Critical
Publication of JP3207354B2 publication Critical patent/JP3207354B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Read Only Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、コンピュータシステムの記憶装置
として磁気ディスク装置が広く用いられてきた。しか
し、磁気ディスク装置には、以下のような短所、即ち、
高度に精密な機械的駆動機構を有するため衝撃に弱い、
重量があるため可搬性に乏しい、消費電力が大きく電池
駆動が容易でない、及び高速アクセスができない等の短
所があった。
【０００３】このような欠点に着目して、近年、ＥＥＰ
ＲＯＭを用いた半導体メモリ装置の開発が進められてい
る。半導体メモリ装置には、一般に、そのような長所、
即ち、機械的駆動部分を有しないため衝撃に強い、軽量
のため可搬性に富む、消費電力が小さいため電池駆動が
容易である、高速アクセスが可能である等の長所を有し
ている。
【０００４】ＥＥＰＲＯＭの一つとして、高集積化が可
能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。これ
は、次のような構造を有する。即ち、複数のメモリセル
は例えばカラム方向に並べる。これらのセルのうちの互
いに隣りあうセル同士のソースとドレインを順次直列に
接続する。このような接続により、複数のメモリセルが
直列接続された単位セル群（ＮＡＤＡセル）を構成す
る。このような単位セル群を一単位としてビット線に接
続する。
【０００５】メモリセルは、通常、電荷蓄積層と制御ゲ
ートとが積層されたＦＥＴＭＯＳ構造を有する。メモリ
セルは、ｐ型基板又はｎ型基板に形成されたｐ型ウエル
内にアレイ状に集積形成される。ＮＡＮＤセルのドレイ
ン側は、選択ゲートを介して、ビット線に接続される。
ＮＡＮＤセルのソース側は、選択ゲートを介して、ソー
ス線（基準電位配線）に接続される。各メモリセルの制
御ゲートは、行方向に配設されたワード線に接続されて
いる。
【０００６】このＮＡＮＤ型ＥＥＰＲＯＭの書込み動作
は、次の通りである。先の消去動作によって、ＮＡＮＤ
セル内の全てのメモリセルのしきい値が負にされてい
る。この後、データ書込みは、ビット線から最も離れた
位置のメモリセルから順に行われる。選択されたメモリ
セルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）を印
加し、それよりビット線側にあるメモリセルの制御ゲー
ト及び選択ゲートに中間電位ＶM （＝１０Ｖ程度）を印
加する。ビット線に書込みデータに応じて０Ｖ又は中間
電位を与える。ビット線に０Ｖが与えられた時、その電
位は選択メモリセルのドレインまで伝達されて、ドレイ
ンから浮遊ゲートに電子注入が生じる。これにより、選
択されたメモリセルのしきい値は正方向にシフトする。
この状態を、例えば“０”とする。ビット線に中間電位
が与えられたときは電子注入が起こらない。従って、こ
のときにはメモリセルのしきい値は変化しない。つま
り、しきい値は負の値をとる。この状態を“１”とす
る。
【０００７】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト及び選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態とし、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
ト中の電子がｐ型ウェルに抜き取られ、メモリセルのし
きい値は負方向にシフトとする。
【０００８】データ読出し動作は、次のようにして行わ
れる。即ち、選択されたメモリセルの制御ゲートを０Ｖ
とし、非選択メモリセルの制御ゲート及び選択ゲートを
電源電位Ｖcc（＝５Ｖ）とする。この状態で、選択メモ
リセルに電流が流れるか否かを検出する。流れれば
“１”のデータが、流れなければ“０”のデータがそれ
ぞれ格納されているのがわかる。
【０００９】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時
には、非選択メモリセルは、転送ゲートとして作用す
る。このため、書込みがなされたメモリセルのしきい値
電圧には制限がある。例えば“０”書込みされたメモリ
セルのしきい値の好ましい範囲は、０．５〜３．５Ｖ程
度でなければならない。データ書込み後の経時変化、メ
モリセルの製造パラメータのばらつき及び電源電位のば
らつきを考慮すると、データ書込み後のしきい値分布は
上記範囲よりも小さい範囲である必要がある。
【００１０】しかしながら、従来のように、書込み電位
及び書込み時間を固定し、全メモリセルについて同一条
件でデータ書込みする方式では、“０”書込み後のしき
い値範囲を許容範囲に収めることが難しい。例えば、メ
モリセルには、製造プロセスのばらつきから、セルの特
性にばらつきが生じる。このため、書込まれやすいメモ
リセルと書込まれにくいメモリセルが生じる。このよう
な書込み特性差に着目し、各々のメモリセルのしきい値
が所望の範囲に収まるような書込みが行われるようにす
るため、書込み時間の長さを調節し、且つベリファイを
行いながら書込む、という方法も提案されている。
【００１１】しかしながら、このような方法を採用した
場合には、書込みが十分に行われたかを判断するために
メモリセルのデータを装置外部に出力しなければならな
い。このため全書込み時間が長くなるという難点があっ
た。
【００１２】消去ベリファイに関しては、特開平３−２
５９４９９に開示されているように、複数のセンスアン
プの出力をＡＮＤゲートに入力してそれらの論理をとっ
て、一括消去ベリファイ信号を生成するという技術が知
られている、しかし、この回路構成は、ＮＯＲ型の消去
ベリファイのみにしか用いることが出来ず、書込みベリ
ファイには適用できない。その理由は、書込みデータの
値は、“１”と“０”の両方の値をとり、センスアンプ
出力の論理をとることによっては一括ベリファイが行え
ないためである。このように、書込みベリファイを一括
して行うことができないため、データ書込みの際には、
書込みとベリファイ読出しとを繰り返し行って、各メモ
リセルのデータをその都度１つ１つチップ外部に出力し
なければならなかった。このことが、書込み動作の高速
化を妨げる要因となっていた。
【００１３】
【発明が解決しようとする課題】本発明は、上記高速化
達成の困難さに着目してなされたもので、その目的は、
制御回路の面積を増大させることなく、書込み動作及び
書き込みベリファイ並びに消去動作及び消去ベリファイ
を高速化可能なＥＥＰＲＯＭ及びそれを用いたシステム
を提供することにある。
【００１４】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数の不揮発性メモリセルと複数のビット
線と複数のワード線から構成されるメモリセルアレイ
と、それぞれが選択された複数の前記メモリセルのそれ
ぞれに書き込み電圧を印加するか否かを決める第１の論
理レベルあるいは第２の論理レベルの制御データを記憶
する複数のデータ記憶回路と、前記複数のデータ記憶回
路に記憶されている制御データに基づいて前記選択され
た複数のメモリセルのうち前記第１の論理レベルの制御
データが記憶されているデータ記憶回路に対応するメモ
リセルのみに前記書き込み電圧を印加し、前記第１の論
理レベルの制御データを記憶しているデータ記憶回路に
対応するメモリセルの書き込み状態を検出し、所定の書
き込み状態に達したと検出されたメモリセルに対応する
データ記憶回路の制御データを前記第１の論理レベルか
ら前記第２の論理レベルに変更する、書き込み手段と、
前記複数のデータ記憶回路に記憶されている全ての制御
データが前記第２の論理レベルであるか否かを検出し、
入力される書き込みフラグ読み出しコマンドに応答し
て、前記複数のデータ記憶回路に記憶されている全ての
制御データが前記第２の論理レベルである場合に書き込
み成功フラグデータを出力し、前記複数のデータ記憶回
路に記憶されている制御データのうち少なくとも１つが
前記第１の論理レベルである場合に書き込み失敗フラグ
データを出力し、さらに、前記複数のデータ記憶回路に
記憶されている全ての制御データが前記第２の論理レベ
ルであるか否かを一括して検出する、書き込みフラグ出
力手段と、を具備するものとして構成される。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例のＮＡＮＤ型ＥＥＰ
ＲＯＭを示すブロック図である。メモリセルアレイ１に
対して、データ書込み、読出し、再書込み及びベリファ
イ読出しを行うために、ビット線制御回路２が設けられ
ている。このビット線制御回路２は、データ入出力バッ
ファ６につながっている。アドレスバッファ４からのア
ドレス信号は、カラムデコーダ３を介して、ビット線制
御回路２に加えられる。メモリセルアレイ１における制
御ゲート及び選択ゲートを制御するため、ロウデコーダ
５が設けられている。メモリセルアレイ１が形成される
ｐ型領域（ｐ基板又はｐ型ウェル）の電位を制御するた
め、基板電位制御回路７が設けられている。
【００１６】プログラム終了検出回路８は、ビット線制
御回路２にラッチされているデータを検知し、書込み終
了信号を出力する。書込み終了信号は、データ入出力バ
ッファ６から外部へ出力される。
【００１７】ビット線制御回路２は、主にＣＭＯＳフリ
ップフロップ（ＦＦ）を有する。これらのＦＦは、書込
むためのデータのラッチ、ビット線の電位を検知するた
めのセンス動作、書込み後のベリファイ読出しのための
センス動作、さらに再書込みデータのラッチを行う。
【００１８】図２（ａ）、（ｂ）は、それぞれ、メモリ
セルアレイの一つのＮＡＮＤ部分の平面図及び等価回路
図である。図３（ａ）、（ｂ）は、それぞれ、図２
（ａ）のＡ−Ａ′線断面図及びＢ−Ｂ′断面図である。
素子分離酸化膜１２で囲まれたｐ型領域１１に、複数の
メモリセル、つまり複数のＮＡＮＤセルを有するメモリ
セルアレイが形成されている。以下には一つのＮＡＮＤ
セルに着目して説明する。この実施例では、８個のメモ
リセルＭ1 〜Ｍ8 が直列に接続されて一つのＮＡＮＤセ
ルを構成している。各メモリセルは基板１１の上方に、
ゲート絶縁膜１３を介して浮遊ゲート１４（１４1 ，１
４2 ，…，１４8 ）が形成されている。これらの浮遊ゲ
ート１４の上方に、層間絶縁膜１５を介して、制御ゲー
ト１６（１６1 ，１６2 ，…，１６8 ）が形成されてい
る。各ｎ型拡散層１９は、隣接する２つのメモリセルの
一方においては、ソースとして、他方においてはドレイ
ンとして共用される。これにより、各メモリセルは、直
列に接続されることになる。
【００１９】ＮＡＤＡセルのドレイン側とソース側に
は、それぞれ、メモリセルの浮遊ゲート及び制御ゲート
と同じプロセスによって形成された選択ゲート１４9 ，
１９9及び１４10，１６10が設けられている。このよう
に素子形成された基板の上方は、ＣＶＤ酸化膜１７によ
り覆われている。この酸化膜１７の上にビット線１８が
配設されている。ビット線１８は、ＮＡＮＤセルの一端
のドレイン側拡散層１９にコンタクトさせられている。
行方向に並ぶ複数のＮＡＮＤセルの同一行の制御ゲート
１４は、共通に接続され、行方向に走る制御ゲート線Ｃ
Ｇ1 ，ＣＤ2 ，…，ＣＧ8 として配設されている。これ
ら制御ゲート線はいわゆるワード線となっている。選択
ゲート１４9 ，１６9 及び１４10，１６10も、それぞ
れ、行方向に走る選択ゲート線ＳＧ1 ，ＳＧ2 として配
設されている。選択ゲート１４10，１６10と基板１１と
の間のゲート絶縁膜１３をメモリセルのゲート絶縁膜よ
り厚くすることもできる。このように厚くすれば、信頼
性を高めることができる。
【００２０】図４は、上記複数のＮＡＮＤセルをマトリ
ックス配列したメモリセルアレイの等価回路を示してい
る。
【００２１】図５は、図１中のビット線制御回路２の具
体的な構成例を示す。データラッチ兼センスアップとし
てのＣＭＯＳフリップフロップＦＦは、第１、第２の２
つの信号同期式ＣＭＯＳインバータＩＶ1 ，ＩＶ2 を有
する。第１の信号同期式ＣＭＯＳインバータＩＶ1 は、
Ｅタイプ、ｐチャンネルＭＯＳトランジスタＱp1，Ｑp2
と、Ｅタイプ、ｎチャンネルＭＯＳトランジスタＱn3，
Ｑn4とを有する。第２の同期式ＣＭＯＳインバータＩＶ
2 は、Ｅタイプ、ｐチャンネルＭＯＳトランジスタＱp
3，Ｑp4と、Ｅタイプ、ｎチャンネルＭＯＳトランジス
タＱn5，Ｑn6とを有する。
【００２２】このＣＭＯＳフリップフロップＦＦの出力
ノードと、ビット線ＢＬi とは、信号φF により制御さ
れるＥタイプ、ｎチャンネルＭＯＳトランジスタＱn7を
介して、接続されている。
【００２３】ビット線ＢＬi とＶccの間には、フリップ
フロップＦＦの出力ノードにより制御されるＥタイプ、
ｎチャンネルＭＯＳトランジスタＱn8と、信号φV によ
り制御されるＥタイプ、ｎチャンネルＭＯＳトランジス
タＱn9とが、直列に接続されている。これらのトランジ
スタにより、ベリファイ読出し時に、ＣＭＯＳフリップ
フロップＦＦのデータに応じて、ビット線ＢＬi が（Ｖ
cc−Ｖth）に充電される。
【００２４】Ｅタイプ、ｐチャンネルＭＯＳトランジス
タＱp5とＤタイプ、ｎチャンネルＭＯＳトランジスタＱ
D1の直列回路は、ビット線ＢＬi をＶccにプリチャージ
する回路である。トランジスタＱD1は、消去時や書込み
時にトランジスタＱp5に高電圧が印加されるのを防止す
るために設けられている。Ｅタイプ、ｎチャンネルＭＯ
ＳトランジスタＱn10 は、ビット線ＢＬi を０Ｖにリセ
ットするためのリセットトランジスタである。
【００２５】ＣＭＯＳフリップフロップＦＦの二つのノ
ードＮ11，Ｎ12は、カラム選択信号ＣＳＬi により共に
制御される２つのトランスファゲート（Ｅタイプ、ｎチ
ャンネルＭＯＳトランジスタＱn1とＱn2）を介して入出
力線／ＩＯ，ＩＯにそれぞれ接続されている。
【００２６】また、ＣＭＯＳフリップフロップＦＦのノ
ードＮ11は、Ｅタイプ、ｎチャンネルＭＯＳトランジス
タＱn11 のゲートに接続されている。このトランジスタ
Ｑn11 の出力は、書込み終了検出信号ＶDTC として用い
られる。
【００２７】図６に、ビット線制御回路２と、メモリセ
ルアレイ１及びプログラム終了検出回路８との、接続関
係を示す。
【００２８】プログラム終了検出回路８におけるＥタイ
プ、ｐチャンネルＭＯＳトランジスタＱp6は、書込み終
了検出信号ＶDTC を出力する。図６中に破線で囲って汎
例として示すように、ＦＦは便宜上記号化してある。
【００２９】この実施例の書込み時及び確認時の回路動
作を次に説明する。なお、以下の説明では、上述のよう
に、１つのＮＡＮＤセルは８個のメモリセルの直列回路
で構成したものとする。
【００３０】書込みに先立って、メモリセル中のデータ
は、ｐ型領域（ｐ基板又はｐウェル）に約２０Ｖ（Ｖp
p）を印加し、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとし
て、消去される。この消去により、メモリセルのしきい
値は０Ｖ以下となる。
【００３１】図７は、書込み時／書込み確認時の動作を
示している。図５において、書込みデータは、出力線Ｉ
Ｏ．／ＩＯから、ＣＭＯＳフリップフロップＦＦにラッ
チされる。この後、プリチャージ信号φP が“Ｈ”、／
φP が“Ｌ”となって、ビット線ＢＬi がＶccにプリチ
ャージされる。また、電圧ＶMBとφF は、Ｖccから中間
電位ＶM （〜１０Ｖ）となる。ラッチしたデータによっ
て、ビット線ＢＬi は、“０”書込みの場合は０Ｖとな
り、“１”書込みの場合はＶM となる。このとき、図４
において、選択ゲートＳＧ1 はＶM 、ＳＧ2 は０Ｖであ
り、制御ゲートとしてはＣＧ2 が選択されている場合、
ＣＧ1 がＶM ，ＣＧ2 が高電圧Ｖpp（〜２０Ｖ）で、Ｃ
Ｇ3 〜ＣＧ8 はＶM である。
【００３２】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”、リセット信号φR が“Ｈ”となって、ビット線
ＢＬiは０Ｖにリセットされる。続いて書込み確認動作
となる。
【００３３】書込み確認動作は、まずプリチャージ信号
φp が“Ｈ”、／φp が“Ｌ”となって、ビット線ＢＬ
i がＶccにプリチャージされる。この後、ロウデコーダ
５により選択ゲート、制御ゲートが駆動される。メモリ
セルのデータがビット線に読み出された後、選択ゲート
ＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がリセット
される。この後、ベリファイ信号φV が“Ｈ”となり、
“１”書込みをしたビット線ＢＬi にのみ（Ｖcc−Ｖt
h）が出力される。
【００３４】この後、φSP，φRPが“Ｈ”となり、φS
N，φRNが“Ｌ”となり、φF が“Ｈ”となる。信号φS
Pが“Ｌ”となり、φSNが“Ｈ”となってビット線電位
がセンスされる。この後、信号φRPが“Ｌ”となり、φ
RNが“Ｈ”となって、再書込みデータがラッチされる。
このとき、書込みデータ、メモリセルのデータ、再書込
みデータの関係は、下記の表１に示される。
【００３５】表 １ 書込みデータ ０ ０ １ １ メモリセルのデータ ０ １ ０ １再書込みデータ １ ０ １ １ この後、書込み終了検知信号／φDVが“Ｌ”となる。も
し全ての再書込みデータが“１”であれば、書込み終了
検出信号ＶDTC が“Ｈ”となる。１つでも、“０”があ
れば、ＶDTC は“Ｌ”である。書込み・書込み確認動作
は、ＶDTC が“Ｈ”となるまで繰り返される。そして、
検出結果は、データ入出力ピン或いはＲＥＡＤＹ／ＢＵ
ＳＹピンから外部に出力される。
【００３６】この実施例では、消去、書込み、読出し、
書込み確認時におけるビット線ＢＬi 、選択ゲートＳＧ
1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 の電位は表２に
示される。ここでは、ＣＧ2 が選択された場合を示して
いる。
【００３７】 表 ２ 消 去 書込み 読出し 書込み “０” “１” 確認 ビット線ＢＬi フローティング ０Ｖ １０Ｖ ５Ｖ ５Ｖ 選択ゲートＳＧ1 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 制御ゲートＣＧ1 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ2 ０Ｖ ２０Ｖ ２０Ｖ ０Ｖ ０． ５Ｖ 〃 ＣＧ3 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ4 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ5 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ6 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ7 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ8 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 選択ゲートＳＧ2 ０Ｖ ０Ｖ ０Ｖ ５Ｖ ５Ｖ ソース線 フローティング ０Ｖ ０Ｖ ０Ｖ ０Ｖ 基 板 ２０Ｖ ０Ｖ ０Ｖ ０Ｖ ０Ｖ 図８は、本発明の第２の実施例のＮＡＮＤ型ＥＥＰＲＯ
Ｍを示すブロック図である。基本的な構成は図１と同様
である。第２実施例が第１と異なる点は、セルアレイ１
を二つのブロック１Ａ，１Ｂに分け、これらのセルブロ
ック１Ａ，１Ｂに共通にビット線制御回路２を設けた点
にある。
【００３８】図９及び図１０は、ビット線制御回路２及
びプログラム終了検知回路８を示す。図９において、Ｅ
タイプ、ｎチャンネルＭＯＳトランジスタＱn16 ，Ｑn1
7 とＥタイプ、ｐチャンネルＭＯＳトランジスタＱp7，
Ｑp9とによってＦＦを構成している。Ｅタイプ、ｎチャ
ンネルＭＯＳトランジスタＱn14 ，Ｑn15 は、ＦＦのイ
コライズ用トランジスタである。Ｅタイプ、ｎチャンネ
ルＭＯＳトランジスタＱn27 ，Ｑn28 は、データ検出用
トランジスタである。
【００３９】Ｅタイプ、ｎチャンネルＭＯＳトランジス
タＱn18 とＥタイプ、ｐチャンネルＭＯＳトランジスタ
Ｑp8は、ＦＦ活性化用トランジスタである。Ｅタイプ、
ｎチャンネルＭＯＳトランジスタＱn19 とＱn20 は、Ｆ
Ｆの２つのノードＮ1 ，Ｎ2とセルアレイブロック１
Ａ，１Ｂ内のビット線ＢＬai（ｉ＝０，１，…）、ＢＬ
bi（ｉ＝０，１，…）との接続用トランジスタである。
Ｅタイプ、ｎチャンネルＭＯＳトランジスタＱn21 〜Ｑ
n24 は、データに応じてビット線をＶcc−ＶTHに充電す
るためのトランジスタである。Ｑn25 ，Ｑn26 は、ビッ
ト線プリチャージ兼リセット用トランジスタである。図
１０において、Ｅタイプ、ｐチャンネルＭＯＳトランジ
スタＱp10 ，Ｑp11 は、プログラム終了検知用トランジ
スタである。／φDVA ，／φDVB はプログラム終了検知
信号であり、φVEA ，φVEB はプログラム終了検出信号
である。
【００４０】次に、このように構成されたＥＥＰＲＯＭ
への書込みの確認動作を図１１に従って説明する。ここ
では、メモリセルアレイ１Ａのビット線ＢＬaiが選択さ
れているものとする。
【００４１】先の実施例と同様に選択された制御ゲート
に、０Ｖに代えて例えば０．５Ｖを印加し、ベリファイ
信号φAVが出力される。まず、ビット線ＢＬaiが３Ｖに
プリチャージされ、ＢＬbiが２Ｖにプリチャージされ
る。その後プリチャージ信号φPAとφPBが“Ｌ”レベル
になって、ビット線ＢＬai，ＢＬbiはフローティングと
なる。制御ゲートと選択ゲートはロウデコーダ５に選択
されて、ＳＧ1 ，ＣＧ1，ＣＧ3 〜ＣＧ8 はＶcc、ＣＧ2
は例えば０．５Ｖとされる。通常の読出しでは、メモ
リセルのしきい値が０Ｖ以上であれば“０”として読出
されるが、ベリファイ読出しでは０．５Ｖ以上でないと
“０”と読めないことになる。
【００４２】この後、ビット線ＢＬaiは、もし“１”書
込みをした後であれば、ベリファイ信号φAVにより（Ｖ
cc−Ｖth）に充電される。ここで、ベリファイ信号によ
って行われるプリチャージの電圧レベルは、選択ビット
線のプリチャージ電圧以上であればよい。イコライズ信
号φE が出力されてＣＭＯＳフリップフロップがリセッ
トされる。この後、φA ，φB が“Ｈ”となって、ノー
ドＮ1 ，Ｎ2 がそれぞれビット線ＢＬai，ＢＬbiと接続
される。φP が“Ｌ”レベル、φN が“Ｈ”レベルとな
って、ビット線ＢＬaiのデータが読出される。読出され
たデータはラッチされ、次の再書込みのデータとなる。
このとき再書込みデータは、前回の書込みデータによっ
て、ベリファイ読出し時のメモリセルのデータから変換
される。このデータ変換は、先の実施例の表１と同じで
ある。
【００４３】この後、／φDVA が“Ｌ”となり、先の実
施例と同様に、書込み終了であれば、ＶDTCAが“Ｈ”と
なり、プログラム終了検出信号φVEA が“Ｌ”となり、
書込み動作は終了する。このとき、検出結果は、データ
入出力ピン或いはＲＥＡＤＹ／ＢＵＳＹピンから、外部
へ出力される。
【００４４】この実施例のベリファイ読出し／再書込み
によっても、先の実施例と同様に、“０”書込みされる
メモリセルの不必要なしきい値の上昇は抑えられる。
【００４５】この実施例では消去、書込み、ベリファイ
読出し、読出し時の制御ゲートＣＧ1 〜ＣＧ8 及び選択
ゲートＳＧ1 ，ＳＧ2 の電位は、表３に示される通りで
ある。表３では、制御ゲートＣＧ2 が選択され、ビット
線ＢＬaiが選択された場合の電位関係を示している。
【００４６】 表 ３ 消 去 書込み 読出し 書込み “０” “１” 確認 ビット線ＢＬai フローティング ０Ｖ １０Ｖ ３Ｖ ３Ｖ ビット線ＢＬbi 〃 ０Ｖ ０Ｖ ２Ｖ ２Ｖ 選択ゲートＳＧ1 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 制御ゲートＣＧ1 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ2 ０Ｖ ２０Ｖ ２０Ｖ ５Ｖ ０． ５Ｖ 〃 ＣＧ3 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ4 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ5 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ6 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ7 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 〃 ＣＧ8 ０Ｖ １０Ｖ １０Ｖ ５Ｖ ５Ｖ 選択ゲートＳＧ2 ０Ｖ ０Ｖ ０Ｖ ５Ｖ ５Ｖ ソース線 フローティング ０Ｖ ０Ｖ ０Ｖ ０Ｖ 基 板 ２０Ｖ ０Ｖ ０Ｖ ０Ｖ ０Ｖ 図１２は、本発明におけるビット線制御回路２内のデー
タラッチ部と、プログラム終了検知回路８とを、選択ビ
ット線との関係で模式的に示したものである。同図
（ａ）は、先の第１の実施例で示したものである。Ｅタ
イプ、ｎチャンネルＭＯＳトランジスタＱnD0 〜ＱnDm
は図５のトランジスタＱn11 に相当する。Ｅタイプ、ｐ
チャンネルＭＯＳトランジスタＱp12 は図６のプログラ
ム終了検知回路８のトランジスタＱp6に相当している。
【００４７】同図（ｂ）は、データ検出用Ｅタイプ、ｎ
チャンネルＭＯＳトランジスタを直列にしたものであ
る。データ検出用トランジスタＱnD0 〜ＱnDm のゲート
が全て“Ｈ”ならばプログラムは終了で、Ｖx は“Ｌ”
となる。
【００４８】また、同図（ｃ），（ｄ）では、データ検
出用トランジスタとしてＥタイプ、ｐチャンネルＭＯＳ
トランジスタＱpD0 〜ＱpDm を用い、プログラム終了検
知回路８にＥタイプ、ｎチャンネルＭＯＳトランジスタ
Ｑn29 を用いている。このような構成においても、
（ａ）と同様に、書込みを終了するか否かを検出するこ
とができる。
【００４９】上記した図１２（ａ）のように、検出用ト
ランジスタＱn ＤＯ〜Ｑn Ｄｍを並列に接続した場合に
は、ビット線の数１０００ビットになっても、適正な検
出が可能である。同図（ｂ）のように、それらのトラン
ジスタを直列に接続した場合には、隣接するトランジス
タのソースとドレインを共通化できることから、パター
ン面積を小さなものとすることができる。
【００５０】図１３は、図１２の回路を、１トランジス
タ型（ＮＯＲ型）のフラッシュＥＥＰＲＯＭに適用した
場合を示す実施例である。ＮＯＲ型のフラッシュＥＥＰ
ＲＯＭでは、書込み終了時にデータが反転する。このた
め、図１３に示すように、ＦＦにおける図１２とは逆の
端子をデータ検出用のトランジスタに接続すればよい。
【００５１】次に、ＮＯＲ型のフラッシュＥＥＰＲＯＭ
についての実施例について説明する。特開平３−２５０
４９５号公報の第６図に、ＮＯＲ型のメモリセル構造を
採用しつつ、ＮＡＮＤ型のものと同程度の高集積度を達
成したメモリが記載されている。このメモリにおいて
は、書き込み、消去動作をともにＦ‐Ｎトンネル電流で
行うことができる。このメモリに、前述のような、本発
明の実施例における一括ベリファイ回路を適用すること
により、書き込みベリファイ時間を大幅に短縮可能であ
る。
【００５２】このようにした実施例を、図１４、１５を
参照して説明する。この実施例の回路構成は、図１４に
示される。この装置が、ＮＡＮＤ型Ｅ2 ＰＲＯＭと異な
る点は、以下の点にある。即ち、メモリセルブロックＭ
ＣＢ中のメモリセルＭＣに書き込むデータはデータラッ
チＤＲにラッチされる。このデータラッチＤＲの反対側
のノードから、検出トランジスタへ信号を出力するよう
にしている。
【００５３】図１５に、データを書き込み済のセルと消
去済のセルのしきい値Ｖthの分布を示す。
【００５４】消去（イレーズ）、書き込み（ライト）及
び読み出し（リード）の多動作における、各部位への印
加電圧は表４に示される。
【００５５】 表 ４ ＢＳＬ ＢＬ ＷＬ ＶSS イレーズ ０ｖ フローティング ２０ｖ ０ｖ ライト “０”ライト(Vth>5) ２２ｖ ０ｖ ０ｖ フローティング “１”ライト(Vth<5) ２２ｖ ２０ｖ ０ｖ フローティング 非選択セル ２２ｖ ０ｖ／２０ｖ １０ｖ フローティング リード ５ｖ ０ｖ／５ｖ ５ｖ ０ｖ 次に、消去動作について説明する。データ書き換え対象
としてのブロックを、そのブロックのローデコーダによ
って選択する。且つ、選択メモリセルに対応するビット
線をフローティング状態とし、ワード線を２０ｖとす
る。これにより、選択メモリセルのフローティングゲー
トへ電子を注入する。この注入は、Ｆ‐Ｎ電流により行
われる。このため、電流量は極めて少ない。よって、数
１０００ビット分のメモリセルに対して同時にイレーズ
することができる。
【００５６】イレーズ後のベリファイ動作は、一括ベリ
ファイ動作により行われる。即ち、ワードラインに例え
ば５ｖを加える。このとき、イレーズ対象としたメモリ
セルは、イレーズ動作によって、そのしきい値が十分に
正方向へシフトしているか否かによって、オフ／オンす
る。つまり、オフであれば、イレーズＯＫであることが
わかる。
【００５７】より詳しくは、ベリファイ動作は次のよう
にして行われる。信号ＰＲＥが“Ｌ”レベルとなり、ト
ランジスタＴPRE がオンする。これにより、このトラン
ジスタＴPRE を介して、プリチャージ線ＰＲＥＣＬはＶ
ccによってプリチャージされる。このとき、セレクト線
ＢＳＬを５ｖとして、セレクトゲートＳＧをオンする。
これにより、ビット線ＢＬもプリチャージされる。ワー
ドラインＷＬのうちの選択対象とするものを５ｖとす
る。このとき、メモリセルのうち十分にイレーズがなさ
れた／なされないメモリセルはオフ／オンする。メモリ
セルがオフ／オンすれば、ビット線ＢＬ即ちプリチャー
ジ線ＰＲＥＣＬのプリチャージ電位は保持／放電され
る。このときのプリチャージ線ＰＲＥＣＬの電位をセン
スアンプで検知し、データラッチＤＲにラッチしてお
く。この後、信号ＥＲＶを“Ｈ”として、データラッチ
ＤＲの内容をノードＮＡに読み出す。ノードＮＡの電位
は、そのノードＮＡに対応するカラムにおける複数のメ
モリセルの全てがイレーズＯＫの場合には“Ｌ”とな
り、メモリセルの１つにでもイレーズＮＧがあれば
“Ｈ”となる。ノードＮＡの電位はベリファイトランジ
スタＴVEのゲートに加えられる。このトランジスタＴVE
はノードＮＡの“Ｌ／Ｈ”によってオフ／オンする。オ
フ／オンによって、一括ベリファイセンス線ＬVEの電位
はＶSSレベルにならない／なる。以上の動作は、各カラ
ム毎に行われる。従って、一括ベリファイセンス線ＬVE
のレベルは、全カラムの全セルについてベリファイＯＫ
の場合には“Ｈ”となり、どこかのカラムのどこかのセ
ルが１つでもベリファイＮＧの場合には“Ｌ”となる。
【００５８】次に、書き込み動作（プログラム動作）に
ついて説明する。プログラム対象としてのブロックのワ
ード線を０ｖとする。その他のブロックのワード線は１
０ｖとし、各メモリセルにおけるドレイン‐ゲート間の
電界ストレスを緩和しておく。プログラム対象ブロック
において、フローティングゲートから電子を引き抜きた
いメモリセルにつながるビット線を選択的に２０ｖと
し、プログラムする。
【００５９】プログラムベリファイは、ベリファイ読み
出し時におけるプリチャージ線ＰＲＥＣＬの電位の“Ｈ
／Ｌ”レベルと、プログラムデータの“０／１”とによ
って判断される。ただし、一括ベリファイは、信号ＰＲ
Ｖを“Ｈ”とすることにより行う。そして、プログラム
ＮＧの場合には再書き込みを行う。この再書き込みにお
いて、“０”ライトＯＫのセルにつながるプリチャージ
線ＰＲＥＣＬは、“Ｌ”レベルに放電される。そのた
め、再書き込み時に、ビット線が“Ｌ”レベルにあるこ
とから、フローティングゲートからの電子の放出は起ら
ない。これに対し、“１”ライトＯＫのセルにおいて
は、しきい値が十分に下っている。このため、再プログ
ラム時、プリチャージ電位は、“１”ライトＯＫのセル
を介して放電され、“Ｌ”レベルになる。よって、再プ
ログラムしても、“１”ライトＯＫのセルのしきい値は
変化しない。これに対し、プログラムＮＧつまり“１”
ライトＮＧの場合は、プリチャージ電位の放電による低
下はない。このため、“Ｈ”レベルが再びラッチされ、
再びプログラムされることになる。
【００６０】以上説明したような実施例には、次のよう
な効果が得られる。セル構造がＮＡＮＤ型セルと同一で
あるため、微細化可能であり、チップを小形化できる。
さらに、セル自体はＮＯＲ型であるため、動作電流Ｉ
cellが大きく、高速でのランダムアクセスが可能であ
る。さらに、ページライト／ページリードが可能であ
る。
【００６１】図１２（ｂ），（ｃ）の実施例において
は、データ検出用トランジスタのゲートを直接ビット線
ＢＬｉに接続しても同様な作用が実現できる。このよう
な例を、図１６（ａ），（ｂ）にそれぞれ示す。同様
に、図１３（ａ），（ｄ）の実施例においては、データ
検出用トランジスタのゲートを直接ビット線ＢＬｉに接
続しても同様な作用が実現できる。これを、図１７
（ａ），（ｂ）にそれぞれ示す。
【００６２】また、図１２，１３，１６，１７では、シ
ングルビットライン方式を採用しているが、オープン或
いはフォールデッドビットライン方式とすることもでき
る。データ検出用トランジスタと、ＣＯＭＳフリップフ
ロップＦＦと、選択ビット線の構成を、本実施例と同様
とすればよい。
【００６３】図１２，１３，１６，１７は、データ検出
用トランジスタとＣＭＯＳフリップフロップＦＦと選択
ビット線の構成を模式的に示すものであり、種々のビッ
トライン方式においても同様に実施することができる。
【００６４】続いて、本発明のさらに別の実施例につい
て説明する。以上に説明した各実施例では、ビット線の
一端に設けられたＣＭＯＳフリップ・フロップ（データ
ラッチ兼センスアンプ回路）の一端を検知用トランジス
タのゲート電極に接続している。そしてアドレス信号に
よらず、全てのデータラッチ内の内容が“１”書込みデ
ータであるか否かを検知して、書込み状態が十分である
か否かを検知している。
【００６５】このため、不良カラム番地や救済用に設け
られた未使用冗長カラム番地のデータラッチ回路のデー
タも検知してしまう。本来なら書込み状態は十分である
のに、不十分であるが如くに検知してしまい、書込みが
終了しないという問題が生じる原因となる。つまり、デ
ータ書込み後の書込み状態確認動作が、不良カラム番地
或いは未使用カラム番地の影響で、誤動作してしまう虞
れがある。
【００６６】そこで本実施例では、再書込みデータを検
知する検知回路の誤動作を救済する手段を設けている。
これによって、不良カラム番地或いは未使用カラム番地
の書込み状態の影響を受けることなく、本来使用してい
るカラム番地についてのみの書込み状態の検知を可能に
している。
【００６７】基本的な構成は図１〜図７に示す第１実施
例と同様である。第１実施例に加えて、本実施例では、
書込み終了検知回路の誤動作の救済のために、後述する
ように、書込み終了検知用ＭＯＳトランジスタにヒュー
ズ及び不揮発性メモリを接続している。
【００６８】図１８（ａ）は、書込み／書込み確認時の
アルゴリズムを示している。プログラム・コマンドが入
力されると、冗長カラムを含む全てのカラム番地のデー
タラッチ回路に“１”プログラム・データが自動的にラ
ッチされる。ここで、全てのカラム番地とは、セルアレ
イが分割され且つデータラッチ回路も分割されている場
合には、選択された分割部分の全てのカラム番地を指
す。
【００６９】書込み動作は第１実施例と全く同様であ
り、書込み確認動作についても第１実施例と略同様であ
る。但し、前掲の表１において、不良カラム番地及び未
使用カラム番地のメモリセルは、データ入力前に“１”
にリセットされている。このため、書込みデータやメモ
リセルのデータに拘らず、再書き込みデータは常に
“１”となる。
【００７０】図１８（ａ）に示されるアルゴリズムに従
って書込み／書込み確認動作を行えば、例えば不良カラ
ム番地に“０”が書込めないメモリセルがあっても、こ
のメモリセルに影響されて書込み終了検知動作が誤動作
することはない。より具体的にいえば、書込み状態は十
分であるにも拘らず、不良カラム番地や未使用カラム番
地のメモリセルの影響を受けて、書き込み不十分である
と誤って検知して書込みが終了しない、という問題を未
然に防止することができる。
【００７１】図１８（ｂ）は別のアルゴリズムを示す。
例えば、ある不良カラム番地のビット線が接地電位とシ
ョートしているとする。この場合、図１８（ａ）のよう
に、“１”プログラム・データをセットすると、中間電
位ＶＭがこのビット線に印加されることになる。これに
より、中間電位ＶＭが接地電位とショートする。これに
より、昇圧回路で発生されるＶＭが所定の電圧まで昇圧
されない場合がある。
【００７２】このため、図１８（ｂ）に示されるアルゴ
リズムでは、外部からのデータ入力後、未使用カラム番
地（含む不良番地）にのみ“０”プログラム・データを
自動的にセットする。また、ベリファイ読出し後に未使
用カラム番地に“１”プログラム・データを自動的にセ
ットする。このようにすれば、ビット線のリークという
不良にも影響されず、信頼性の高いＮＡＮＤセル型ＥＥ
ＰＲＯＭが実現される。なお図１８（ａ），（ｂ）のい
ずれにおいても、破線内の部分は自動的にＥＥＰＲＯＭ
内部で行われることを示している。
【００７３】図１９（ａ）に、図６に示されるＣＭＯＳ
フリップ・フロップのデータラッチ兼センスアンプと書
込み終了検知用トランジスタを模式的に示す。また、図
１７（ｂ），（ｃ）に、書込み終了検知回路の誤動作救
済のために、書込み終了検知用ＭＯＳトランジスタにヒ
ューズＦｕ１，Ｆｕ２を接続した例を示す。図１７
（ｂ）は書込み終了検知用ＭＯＳトランジスタのソース
と接地線の間に、ポリＳｉ線やＡｌ線からなるヒューズ
Ｆｕ１を設けている。ＥＥＰＲＯＭテスト後にこれらの
ヒューズＦｕ１のうち、不良カラム番地や未使用カラム
番地におけるヒューズＦｕ１はレーザ光などで切断され
る。これによってヒューズＦｕ１が切断されたカラム番
地に関しては、書込み終了検知動作は行われなくなる。
【００７４】図１９（ｃ）は、ヒューズＦｕ２として、
不揮発性メモリセルを用いたものである。この不揮発性
メモリセルをヒューズとして用いるために、まず紫外線
を当て、ヒューズデータを消去（初期化）する。つま
り、例えば、メモリセルＦｕ２のＶthを負とし、又は０
＜Ｖth＜Ｖccとする。ヒューズデータをプログラムする
ために、ＶＦ１を例えばＶcc以上のＶＭ程度に印加し、
ＶＦ２を０ｖにし、さらにＶＤＴＣをＶccとする。書込
み終了検知用ＭＯＳトランジスタのソースと接地電位と
の間を切断しようとするカラム番地につながるラッチに
“０”プログラム・データをラッチさせる。切断しよう
としないカラム番地につながるラッチには“１”プログ
ラム・データをラッチさせる。“０”データをラッチし
ているカラム番地におけるメモリセル（ヒューズＦｕ
２）には電流が流れ、ホットエレクトロン注入によって
そのＶthが上昇していく。“１”データをラッチしてい
るカラム番地におけるセル（ヒューズＦｕ２）には電流
が流れないのでそのＶthは上昇しない。この場合、ＶＦ
２をＶccとし、ＶＤＴＣを０ｖとしてもよい。
【００７５】通常動作時には、各部の電位を次のように
する。即ち、ヒューズデータの消去時のメモリセルのＶ
thが負となった場合には、メモリセルのＶthを正とし、
ＶＦ１を接地電位として、メモリセル（ヒューズＦｕ
２）を切断状態とする。メモリセルのＶthが、データ消
去時に、０＜Ｖth＜Ｖccの範囲にある場合には、そのメ
モリセルのＶthをＶth＞Ｖccとし、ＶＦ１＝Ｖccとし、
ＶＦ２を接地して、メモリセルの切断状態を得る。
【００７６】ヒューズ用メモリＦｕ２のデータ消去に当
り、ＶＦ１を接地電位とし、ＶＦ２をＶcc以上のＶＭ程
度とし、トンネル電流によって、ヒューズのＶthを、Ｖ
th＜０ｖ或いは０ｖ＜Ｖth＜Ｖccとしてもよい。
【００７７】図２０（ａ）は、図１９（ｃ）に示される
回路中のある１つのカラムに着目したものである。図２
０（ｂ）は、図２０（ａ）の書込み終了検知用ＭＯＳト
ランジスタとヒューズ用不揮発性メモリの平面図であ
る。図２０（ｃ）は、同図（ｂ）のＸ−Ｘ′断面図であ
る。書込み終了検知用ＭＯＳトランジスタとヒューズ用
不揮発性メモリは、ＮＡＮＤ型メモリセルの形成時にそ
れらと同時に形成される。書込み終了検知用ＭＯＳトラ
ンジスタのゲート電極は、ＮＡＮＤセルの選択ゲートと
同様に、２層の構造を有し、素子分離用絶縁膜１２上
で、これらの２層のゲートは互いに接続される。
【００７８】書込み終了検知用ＭＯＳトランジスタ及び
ヒューズ用不揮発性メモリセル等の第１の素子は、ＮＡ
ＮＤセルにおける選択トランジスタ及びメモリセル等の
第２の素子と同様に形成される。例えば、第１の素子の
ｎ型拡散層の濃度は、ホットエレクトロンの注入によ
り、プログラムしやすいように多少濃くしてもよい。例
えば、第１の素子のｎ型拡散層の濃度を、第２の素子よ
り濃いｎ型拡散層を持つ周辺トランジスタのｎ型拡散層
の濃度とする。そして、第２の素子を、周辺トランジス
タのｎ型拡散層と同時に形成してもよい。
【００７９】図２１は、書込み終了検知用ＭＯＳトラン
ジスタとヒューズ用不揮発性メモリセルの他の例を示し
ている。同図（ａ）は素子構造断面図、（ｂ），（ｃ）
は（ａ）の等価回路図である。ヒューズ用不揮発性メモ
リセルへのプログラムは、図２０のものと同様にして行
われる。ＶＦ２を接地してプログラムする場合は、図２
１（ｂ）に示すようになる。ＶＤＴＣを接地してプログ
ラムする場合は、図２１（ｃ）のようになる。また、こ
の構造は、図２０に示されるトランジスタと同様にして
形成される。
【００８０】また、図２０、図２１に示される不揮発性
メモリセルにプログラムする場合には、電源電位Ｖccを
通常動作時よりも高くして行うと効率が良い。また、さ
らに、ＣＭＯＳフリップ・フロップの電源ＶＭＢを、例
えば、Ｖcc以上のＶＭにしてプログラムすると効率が良
い。
【００８１】図２２は、図１９（ｂ），（ｃ）に示され
るヒューズを有する回路において、ＮＡＮＤセル型ＥＥ
ＰＲＯＭに対するプログラムアルゴリズムを示してい
る。
【００８２】プログラム・コマンド投入（Ｓ１）後、自
動的に未使用カラム（不良カラムを含むものとする）番
地を含む全カラム番地に“０”プログラムデータがセッ
トされる（Ｓ２）。その後、ページモードでプログラム
データが入力され（Ｓ３）、自動的に書込み／書込み確
認／書込み終了検出が行われる（Ｓ４〜Ｓ７）。未使用
カラムに“０”プログラムデータをセットするのは、プ
ログラム時に未使用ビット線に中間電位ＶＭが印加され
ないようにするためである。且つ、ＶＭが昇圧回路の出
力であり、未使用ビット線が例えば接地電位とショート
しているとすると、ＶＭが所定の電位に昇圧されないか
らである。
【００８３】図２３は図１９（ｂ）の他の例を示してい
る。同じカラムアドレス選択信号ＣＳＬｉを共有するビ
ット線に書込み終了検知用ＭＯＳトランジスタが接続さ
れている。これらのトランジスタに対するヒューズは共
有してもよい。この方がレイアウト面積が小さくなる。
当然このヒューズは不揮発性メモリで代用してもよい。
【００８４】次に、上述した救済手段を図８〜１１に示
される第２実施例に適用した実施例について説明する。
基本的な動作は第２実施例と同様である。この実施例で
も、図１８に示すアルゴリズムでプログラムすれば、未
使用カラム番地の影響による書込み終了検知回路の誤動
作を可及的に少なくすることができる。
【００８５】また、図２４に示すように、ヒューズを用
いて図２２のアルゴリズムに従ってプログラムしてもよ
い。図２４（ａ）の場合、１つのデータラッチ兼センス
アンプには、２つの書込み検知用ＭＯＳトランジスタが
接続されている。これらの２つのトランジスタには、そ
れぞれ、１つずつヒューズが接続されている。プログラ
ム時のヒューズ切断は、２つのヒューズについて同時に
行われる。よって、図２４（ｂ）のように、１つのヒュ
ーズを用いるようにしてもよい。また、図２４（ａ），
（ｂ）において、ヒューズとして不揮発性メモリを用い
ることもできる。
【００８６】図１９（ｂ），（ｃ）の回路を、図２５
（ａ），（ｂ）のようにそれぞれ変更しても、同様の機
能を持たせることができる。また、図２６（ａ），
（ｂ）のように、検知用ＭＯＳトランジスタとして、ｐ
チャネルＥタイプＭＯＳトランジスタを用いてもよい。
図２７は、ビット線に直接検知用ＭＯＳトランジスタを
接続した場合の例を示す。この例においてもヒューズに
不揮発性メモリを用いることができる。
【００８７】図２８は第３実施例を説明するためのタイ
ムチャートである。全カラム番地におけるデータラッチ
兼センスアンプ回路に、それぞれ“０”，“１”プログ
ラムデータを一括してラッチさせる動作を説明するため
のものである。
【００８８】図６（ａ）において、φＦは“Ｌ”を維持
し、Ｉ／Ｏが“Ｈ”となり、／Ｉ／Ｏが“Ｌ”となり、
φＳＰ＝“Ｌ”，φＳＮ＝“Ｈ”となる。続いて、φＲ
Ｐ＝“Ｌ”，φＲＮ＝“Ｈ”となって“１”ラッチが終
了する。
【００８９】“０”ラッチの場合は、同図（ｂ）のよう
に、Ｉ／Ｏ＝“Ｌ”，／Ｉ／Ｏ＝“Ｈ”となる。ＦＦが
非活性となった後、先ずφＲＰ＝“Ｌ”，φＲＮ＝
“Ｈ”となる。続いて、φＳＰ＝“Ｌ”，φＳＮ＝
“Ｈ”となる。
【００９０】図２９は第４実施例を説明するためのタイ
ムチャートである。このチャートは、全カラム番地にお
けるデータラッチ兼センスアンプに、“０”又は“１”
プログラムデータをラッチさせるときの動作を示してい
る。φＡ，φＢは“Ｌ”のまま、Ｉ／Ｏ，／Ｉ／Ｏはデ
ータ“０”又は“１”に合わせて電位が決まる。φＰ＝
“Ｈ”，φＮ＝“Ｌ”となってＦＦが非活性化される。
この後、φＥが“Ｈ”となって、イコライズされる。イ
コライズ終了後、全カラム選択信号ＣＳＬが“Ｈ”とな
り、φＰ＝“Ｌ”，φＮ＝“Ｈ”となり、ラッチされ
る。
【００９１】なお、図２８及び図２９でいうところの全
カラムとは、例えばセルアレイが分割されており、それ
に応じてデータラッチ兼センスアンプも分割されている
場合には、選択された部分についての全カラムをいう。
また、図８では、オープンビットライン方式をとってい
るが、フォールデッドビットライン方式についても同様
に適用できる。
【００９２】図３０は、第３実施例の変形例であり、１
つのＣＭＯＳフリップ・フロップＦＦを隣り合う２本の
ビット線で共有する場合を示している。ビット線ＢＬの
うちの、フリップ・フロップＦＦと反対側端にｐチャネ
ルＥタイプの書込み検知用ＭＯＳトランジスタＴ１，Ｔ
２のゲートを接続している。同じカラム選択信号ＣＳＬ
ｉで選択されるビット線にゲートが接続される書込み検
知用トランジスタＴ１，Ｔ１；Ｔ２，Ｔ２のヒューズＦ
１，Ｆ２は図３０に示すように共有できる。また、ヒュ
ーズＦ１，Ｆ２を電源電位Ｖccと書込み検知用トランジ
スタＴ１，Ｔ２のソースとの間に入れることもできる
（図３１（ａ））。この場合には、２つのヒューズを１
つのヒューズＦで共有化することができる（図３１
（ｂ））。
【００９３】このように第３及び第４実施例によれば、
先に説明した第１及び第２実施例と同様の効果のほか、
次のような効果も得られる。すなわち、書込みベリファ
イ読出しの結果を検知する際に、未使用カラム番地或い
は不良カラム番地の影響を受けることなく、書込み状態
確認を行うことができる。これにより誤動作の極めて少
ない書込み終了検知回路を備えたＥＥＰＲＯＭを得るこ
とができる。
【００９４】次に、本発明の第５実施例について説明す
る。図３２は、第５実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍのブロック図である。メモリセルアレイ１に対して、
データ書込み、読出し、再書込み及びベリファイ読出し
を行うためのビット線制御回路２が設けられている。こ
のビット線制御回路２は、データ入出力バッファ６につ
ながっている。カラムデコーダ３の出力は、ビット線制
御回路２を介して、メモリセルアレイ１に加えられる。
カラムデコーダ３は、アドレスバッファ４からのアドレ
ス信号と、カラム・リダンダンシー回路１０の出力であ
る冗長アドレス信号とを受ける。アドレスバッファ４か
らのアドレス信号は、カラムリダンダンシー回路１０に
加えられる。また、メモリセルアレイ１における制御ゲ
ート及び選択ゲートを制御するために、ロウ・デコーダ
５が設けられている。メモリセルアレイ１が形成される
ｐ基板又はｎ基板の電位を制御するため、基板電位制御
回路７が設けられている。
【００９５】プログラム終了検出回路８は、ビット線制
御回路２にラッチされているデータを検知し、書込み終
了信号を出力する。書込み終了信号は、データ入出力バ
ッファ６を介して外部へ出力される。また、アドレス信
号とは無関係にビット線を所定の電圧に充電するため、
ビット線充電回路９が設けられている。メモリセルアレ
イ２の等価回路は図２に示される。
【００９６】図３３は、メモリセルアレイ１と、ビット
線制御回路２と、ビット線充電回路９の具体的な構成を
示す。図２に示すＮＡＮＤセルＮＣがマトリックス状に
配置されている。ＮＣｉｊｒ（ｉ＝０〜ｋ，ｊ＝０〜
ｎ）は冗長部である。データラッチ兼センスアンプＲ／
Ｗ０〜Ｒ／Ｗｍ，Ｒ／Ｗ０ｒ〜Ｒ／Ｗｋｒは、それぞれ
ｎチャネル、ＥタイプＭＯＳトランジスタのデータ転送
用トランジスタＱＦｎ０〜ＱＦｎｍ，ＱＦｎ０ｒ〜ＱＦ
ｎｋｒを介して、ビット線ＢＬ０〜ＢＬｍ，ＢＬ０ｒ〜
ＢＬｋｒに接続されている。データラッチ兼センスアン
プＲ／Ｗの入力であるカラム選択信号ＣＳＬ０〜ＣＳＬ
ｍ，ＣＳＬ０ｒ〜ＣＳＬｋｒは、カラム・デコーダ４の
出力ＣＳＬ０〜ＣＳＬｍとリダンダンシー回路１０の出
力（ＣＳＬ０ｒ〜ＣＳＬｋｒ）である。ビット線ＢＬ０
〜ＢＬｍのうち、（ｋ＋１）本までは冗長部のビット線
ＢＬ０ｒ〜ＢＬｋｒで置き換えることができる。
【００９７】ｎチャネルＥタイプＭＯＳトランジスタＱ
Ｒｎ０〜ＱＲｎｍ，ＱＲｎ０ｒ〜ＱＲｎｋｒはリセット
用トランジスタであり、ビット線を接地電位にリセット
するためのものである。ｎチャネルＥタイプＭＯＳトラ
ンジスタＱＰｎ０〜ＱＰｎｍ，ＱＰｎ０ｒ〜ＱＰｎｋｒ
は充電用トランジスタで、必要に応じてビット線充電電
圧ＶＢＬをビット線に転送する。
【００９８】ヒューズＦ０〜Ｆｍ，Ｆ０ｒ〜Ｆｋｒは、
充電用トランジスタとＶＢＬとの間を切断するためのも
ので、不良ビット線を含む未使用ビット線に接続されて
いるものは全て切断される。例えば、ビット線ＢＬ２を
冗長ビット線ＢＬ０ｒに置き換えた場合には、ヒューズ
Ｆ２を切断する。残りの冗長ビット線ＢＬ１ｒ〜ＢＬｋ
ｒを使わない時には、ヒューズＦ１ｒ〜Ｆｋｒは全て切
断される。
【００９９】図３４は書込み時の動作を示す。書込み動
作に先立って、全てのデータラッチ兼センスアンプＲ／
Ｗは、“０”プログラムデータにリセットされる。その
後、データ線Ｉ／Ｏ，／Ｉ／Ｏからプログラムデータが
Ｒ／Ｗに転送され、ラッチされる。全Ｒ／Ｗにデータが
ラッチされる間、ビット線と制御ゲートと選択ゲートの
ブリチャージが行われる。ビット線リセット信号φＲが
“Ｌ”となった後、ビット線プリチャージ信号φＰと充
電電圧ＶＢＬとが電源電圧Ｖccとなる。使っていないビ
ット線以外のビット線、つまり使用されるビット線はＶ
ccに充電される。ＮＡＮＤセルの制御ゲートＣＧ１〜Ｃ
Ｇ８と選択ゲートＳＧ１とがＶccに充電される。選択ゲ
ートＳＧ２は書込み動作中、接地電位とされる。この
後、ビット線プリチャージ信号φＰと充電電圧ＶＢＬと
が中間電位ＶＭ（１０ｖ程度）に昇圧され、ビット線Ｂ
Ｌと制御ゲートＣＧ１〜ＣＧ８と選択ゲートＳＧ１もＶ
Ｍに昇圧される。
【０１００】データラッチが終了した後、プリチャージ
信号φＰは“Ｌ”となり、データ転送信号φＦがＶccと
なりその後ＶＭまで昇圧される。ラッチされたプログラ
ムデータによって、“０”データがラッチされているビ
ット線のみが接地電位にされる。また、選択された制御
ゲート（ここではＣＧ２）が高電圧Ｖpp（２０ｖ程度）
まで昇圧される。不良ビット線を含む使用していないビ
ット線は、データラッチ動作前に、対応するＲ／Ｗが
“０”プログラムデータにリセットされていることか
ら、接地電位のままである。Ｒ／Ｗに“０”プログラム
データがラッチされているビット線に接続されるメモリ
セルでは、しきい値が上がる。Ｒ／Ｗに“１”がラッチ
されているビット線に接続されるメモリセルでは、しき
い値は変化せず、消去時のしきい値を保持する。
【０１０１】制御ゲートＣＧ１〜ＣＧ８と、選択ゲート
ＳＧ１が接地電位にリセットされた後、データ転送信号
φＦが接地され、リセット信号φＲが“Ｈ”となってビ
ット線は接地電位にリセットされる。
【０１０２】この書込み動作中、データロードに先立っ
て行われる、全Ｒ／Ｗを“０”プログラムデータにリセ
ットする動作と、ビット線充電回路のヒューズ切断動作
とによって、使用していないビット線に中間電位ＶＭが
印加されることはない。
【０１０３】図３５は読出し動作を示している。リセッ
ト信号φＲが“Ｌ”となってプリチャージ信号φＰが
“Ｈ”となる。これによって、使用していないビット線
以外の全ビット線はＶＢＬ（典型的にはＶcc）に充電さ
れる。選択された制御ゲート（ここではＣＧ２）を接地
し、残りの制御ゲートＣＧ１，ＣＧ３〜ＣＧ８を“Ｈ”
（典型的にはＶcc）とする。“０”データが書込まれた
メモリセルのしきい値が高いため（Ｖth＞０ｖ）、ビッ
ト線電位は“Ｈ”のままである。“１”データが書込ま
れたメモリセルのしきい値が低い（Ｖth＜０ｖ）ことか
ら、ビット線電位は“Ｌ”となる。メモリセルのデータ
が、ビット線電圧として、ビット線に出力された後、デ
ータ転送信号φＦが“Ｈ”となって、データラッチ兼セ
ンスアンプＲ／Ｗでビット線電圧はセンスされる。な
お、メモリセルの各部の電位は表２と同様になる。
【０１０４】このように本実施例によれば、ビット線充
電回路のヒューズ切断によって、不良ビットを救済する
ことができ、先に説明した第３及び第４の実施例と同様
の効果が得られる。
【０１０５】図３６は第６の実施例を示す図で、図３３
と同様、メモリセルアレイ１とビット線制御回路２とビ
ット線充電回路９の具体的な構成を示している。
【０１０６】隣り合う２本のビット線ＢＬａｉとＢＬｂ
ｉ，ＢＬａｊｒとＢＬｂｊｒ（ｉ＝０…ｍ，ｊ＝０…
ｋ）に対してそれぞれデータラッチ兼センスアンプＲ／
Ｗｉ，Ｒ／Ｗｊｒ（ｉ＝０…ｍ，ｊ＝０…ｋ）が１つず
つ配置される。ビット線ＢＬａｉに対してデータ転送信
号φＦａ、リセット信号φＲａ、プリチャージ信号φＰ
ａが用意される。ビット線ＢＬｂｉに対してφＦｂ，φ
Ｒｂ，φＰｂが用意される。また、ビット線充電電圧電
源ＶＢＬはＢＬａｉ，ＢＬｂｉに対して共通に用意され
る。
【０１０７】図３７、図３８はそれぞれ書込み、読出し
動作を示している。ＢＬａｉが選択された場合、ＢＬａ
ｉに関しては図３３の実施例と同様に動作する。非選択
ビット線ＢＬｂｉは、書込み動作中、中間電位ＶＭに充
電されたままでＢＬｂｉに接続されるメモリセルへの誤
書込みを防止する。また、ＢＬｂｉは読出し動作中は接
地された状態を保ち、ビット線間のカップリングノイズ
を抑制する働きをする。メモリセルの各部の電位を表５
に示す。
【０１０８】 表 ５ 消 去 書 込 み 読出し “０” “１” ビット線ＢＬａｉ フローティング ０ｖ １０ｖ ５ｖ ビット線ＢＬｂｉ １０ｖ １０ｖ ０ｖ 選択ゲートＳＧ１ ０ｖ １０ｖ １０ｖ ５ｖ 制御ゲートＣＧ１ ０ｖ １０ｖ １０ｖ ５ｖ 制御ゲートＣＧ２ ０ｖ ２０ｖ ２０ｖ ０ｖ 制御ゲートＣＧ３ ０ｖ １０ｖ １０ｖ ５ｖ 制御ゲートＣＧ４ ０ｖ １０ｖ １０ｖ ５ｖ 制御ゲートＣＧ５ ０ｖ １０ｖ １０ｖ ５ｖ 制御ゲートＣＧ６ ０ｖ １０ｖ １０ｖ ５ｖ 制御ゲートＣＧ７ ０ｖ １０ｖ １０ｖ ５ｖ 制御ゲートＣＧ８ ０ｖ １０ｖ １０ｖ ５ｖ 選択ゲートＳＧ２ ０ｖ ０ｖ ０ｖ ５ ソース線 フローティング ０ｖ ０ｖ ０ 基 板 ２０ｖ ０ｖ ０ｖ ０ 図３９は、図３３の実施例の変形例である。ここでは、
４種類のデータＩ／Ｏ線Ｉ／Ｏ０〜Ｉ／Ｏ３を用いてお
り、且つ４つのデータラッチ兼センスアンプＲ／Ｗに共
通のカラム選択信号ＣＳＬｉが入力される。ＣＳＬｉが
共有に入力される４つのビット線のうちの１本にでもリ
ーク不良があると、４本まとめて救済しなければならな
い。このため、この実施例ではヒューズは４本分を１本
にまとめてある。図３６に示される実施例でもこれと同
様に、図４０に示すようにＣＳＬｉを共有に入力する複
数本のビット線のヒューズを１本にまとめることができ
る。
【０１０９】図４１は図３６に示される実施例の変形例
である。図４１の例が図４０に示される実施例と違う点
は、ヒューズをＢＬａｉ用のヒューズＦａとＢＬｂｉ用
のヒューズＦｂに別けた点にある。この場合、２つのヒ
ューズＦａ，Ｆｂを設けることから回路面積が大きくな
るのが避けられない。しかし、ＢＬａｉとＢＬｂｉに関
して別々に救済できることから、救済効率は高くなる。
この救済方法について図４２、図４３を参照して詳しく
説明する。
【０１１０】図４２は図３６の実施例を模式的に示すも
のである。カラム選択信号ＣＳＬｉのみで救済を行う
と、図４２（ａ）に示すように、ＢＬａｉとＢＬｂｉと
を同時に置き換えることになる。図４０の場合も同様
に、ＢＬａｉ０〜ＢＬａｉ３とＢＬｂｉ０〜ＢＬｂｉ３
とを同時に置き換えることになる。これに対し、図３６
の実施例では、図４２（ｂ）に示すように、ＢＬａｉの
み或いはＢＬｂｉのみを、冗長部ＢＬａｊｒ又はＢＬｂ
ｊｒに動作上問題なく置き換えることができる。このた
めには、カラム選択信号ＣＳＬｉとデータ転送信号φＦ
ａ（又はφＦｂ）との論理積で救済を行うことになる。
【０１１１】図４３は図４１を模式的に示すもので、図
４２（ｂ）と同様、ＢＬａｉ０〜ＢＬａｉ３のみをＢＬ
ａｊｒ０〜ＢＬａｊｒ３に、又はＢＬｂｉ０〜ＢＬｂｉ
３のみをＢＬｂｊｒ０〜ＢＬｂｊｒ３に置き換えること
ができる。この場合、ヒューズは図４１のように接続し
ておけばよい。図４２、図４３から明らかなように、Ｂ
ＬａとＢＬｂの配置関係さえ守って救済すればよい。
【０１１２】図４４は、１つのデータラッチ兼センスア
ンプＲ／Ｗを、４本のビット線で共有している実施例を
示す。ＢＬａ１ｉとＢＬｂｌｉは隣合う関係にある。Ｒ
／Ｗを挟んで対称に、ＢＬａ２ｉとＢＬｂ２ｉとが配置
される。このような場合にあっても、ＢＬａとＢＬｂの
配置関係を守って、ＣＳＬｉとφＦａ１，φＦａ２，φ
Ｆｂ１，φＦｂ２との論理をとって、図４５、図４６の
ように様々な救済方法が実施できる。
【０１１３】具体的には、図４５（ａ）では、同一のＲ
／Ｗに接続された４本のビット線ＢＬａ１ｉ，ＢＬａ２
ｉ，ＢＬｂ１ｉ，ＢＬｂ２ｉを同時に置き換える。図４
５（ｂ）では、２本のビット線ＢＬａ１ｉ，ＢＬａ２ｉ
又はＢＬｂ１ｉ，ＢＬｂ２ｉを単位として置き換える。
図４６（ａ）では、２本のビット線ＢＬａ１ｉ，ＢＬｂ
１ｉ又はＢＬａ２ｉ，ＢＬｂ２ｉを単位として置き換え
る。また、図４６（ｂ）では、１本のビット線毎に冗長
部のビット線と置き換えることになる。
【０１１４】図３９、図４０及び図４１の実施例におい
て、それぞれ図４７、図４８、図４９のように、プリチ
ャージ用ＭＯＳトランジスタやリセット用のＭＯＳトラ
ンジスタを、カラム選択信号ＣＳＬｉを強要するビット
線について共用化させてもよい。ビット線をプリチャー
ジ又はリセットするとき、つまりφＲ又はφＰが“Ｈ”
となるとき、φＰＲを“Ｈ”とする。この例では信号φ
ＰＲが別に必要となるが、リセット用又はプリチャージ
用のＭＯＳトランジスタの数を減少させることができ
る。
【０１１５】また、第５の実施例以降ではビット線充電
回路と終電電圧電源線との間に不良ビット救済のための
ヒューズを設けたが、これらの実施例と第３、第５の実
施例とを併用して用いることも可能である。
【０１１６】以上、第１〜第６の実施例を用いて、書き
込みベリファイの時間を短縮するための種々の回路構成
を説明してきた。続いて、消去ベリファイに本発明を用
いた実施例を説明する。
【０１１７】図５０は本発明の第７実施例に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭを用いた不揮発性半導体メモリ装置を
示すブロック図である。メモリセルアレイ１に、データ
書き込み、読み出し、書き込み及び消去ベリファイを行
うためのセンスアンプ兼ラッチ回路２が接続されてい
る。メモリセルアレイ１は、複数個のページからなるブ
ロックに分割されている。このブロックが最小消去単位
となるものである。センスアンプ兼ラッチ回路２は、デ
ータ入出力バッファ６につながっている。アドレスバッ
ファ４からのアドレス信号がカラムデコーダ３に入力さ
れる。カラムデコーダ３からの出力がセンスアンプ兼ラ
ッチ回路２に入力される。メモリセルアレイ１に、制御
ゲート及び選択ゲートを制御するためにロウデコーダ５
が接続されている。メモリセルアレイ１が形成されるｐ
型領域（ｐ型基板またはｐ型ウェル）の電位を制御する
ための基板電位制御回路７が、メモリセルアレイ１に接
続されている。
【０１１８】ベリファイ終了検知回路８は、センスアン
プ兼ラッチ回路２にラッチされているデータを検知し、
ベリファイ終了信号を出力する。ベリファイ終了信号
は、データ入出力バッファ６を通じて、外部に出力され
る。
【０１１９】図５１にセンスアンプ兼ラッチ回路２と、
メモリセルアレイ１及びベリファイ終了検出回路８と
の、接続関係を示す。図５１の回路では、センスアンプ
兼ラッチ回路ＦＦの第１の出力により制御される検知手
段（検知用トランジスタＱｎ１２）が設けられている。
検知用トランジスタＱｎ１２としてはＥタイプｎチャネ
ルＭＯＳトランジスタが用いられている。このトランジ
スタＱｎ１２は、各ビット線ＢＬｉに接続された各セン
スアンプ兼ラッチ回路ＦＦにそれぞれ設けられている。
各検知用トランジスタＱｎ１２は、図５１に示すよう
に、そのドレインをセンスラインＶＤＴＣＥに共通に接
続することにより、並列に設けられる。
【０１２０】次に、図５２のフローチャートを用いて先
ず消去動作を説明する。消去のコマンドが入力される
と、消去ベリファイサイクルにはいる。もし消去状態に
あることが検出されると、その時点で消去終了となる
（ステップ１０１のＹＥＳ）。ステップ１０１でメモリ
セルが消去されていないことが検知されると、消去動作
にはいり（ステップ１０２）、その後ベリファイ動作を
行う（ステップ１０３）。ベリファイＮＧであれば、所
定の回数消去及びベリファイを繰り返す（ステップ１０
４）。
【０１２１】次に、消去の確認動作について説明する。 消去動作では、メモリセルが形成されるｐ型領域
（ｐ型基板又はｐウェル）に高電圧（例えば２０ｖ）を
与え、制御ゲートにＶＳＳを与える。これによって、メ
モリセルのしきい値は負の方向にシフトする。 次にメモリセルのデータを読み出す。ΦＦの“Ｈ”
の状態で、まずΦｓｐを“Ｈ”、Φｓｎを“Ｌ”、Φｒ
ｐを“Ｈ”、Φｒｎを“Ｌ”として、Ｃ2 ＭＯＳインバ
ータを非活性とする。この後、／ΦＰを“Ｌ”としてビ
ット線をＶＣＣにプリチャージする。次に、選択された
制御ゲートをＶＳＳに、非選択の制御ゲートをＶＣＣ
に、選択された選択ゲートをＶＣＣに、一定時間保持す
る。このとき、選択されたメモリセルが消去されて負の
しきい値を持っていれば、セル電流が流れ、ビット線は
ＶＳＳになるまで放電される。 次に、Φｓｐを“Ｌ”、Φｓｎを“Ｈ”とし、ビッ
ト線電位を検知する。そして、Φｒｐを“Ｌ”、Φｒｎ
を“Ｈ”とすることによってデータをラッチする。 その後検知用トランジスタを用いて、ベリファイが
完了したか確認する。センスラインＶＤＴＣＥは、前述
のように、複数個のセンスアンプ兼ラッチ回路の検知用
トランジスタのドレインに、共通に接続されている。も
し全てのメモリセルが負のしきい値を持つならば、セン
スラインＶＤＴＣＥは“Ｈ”になる。この場合は次のペ
ージの確認をする。１つでも正のしきい値のセルが残っ
ていれば、ＶＤＴＣＥは“Ｌ”状態になる。その場合
は、ＶＤＴＣＥが“Ｈ”であると検出されるまで、消去
を繰り返し行う。検出結果は、データ入出力ピンまたは
ＲＥＡＤＹ／ＢＵＳＹピンから、外部に出力される。
【０１２２】本実施例では、データは１ページずつ確認
された。しかしながら、１ＮＡＮＤブロック内の全ペー
ジに対して、１度に確認動作を行ってもよい。この場合
には、選択されたブロック内の全制御ゲートにＶＳＳを
与え、この状態で読み出し動作を行う。このとき１つの
メモリセルでも正のしきい値のものが残っていれば、そ
のビット線は放電されないことから、上記実施例と同じ
方法で、検知可能である。
【０１２３】また、制御ゲートに与える電圧は、必ずし
も、ＶＳＳレベルである必要はない。マージンを含める
意味で、負の電圧を与えてもよい。また、制御ゲートに
はＶＳＳを与えて、ソースまたはソースとｐ型基板また
はｐウェルとに正の電圧を印加して、疑似的に、制御ゲ
ートに負の電圧が印加された状態を作り出してもよい。
また、検知用トランジスタのソースとＶＳＳとの間にヒ
ューズを設けても良い。不良ビット線に対応する、ある
いはリダンダンシー用ビット線のうちの使用されないも
のに対応する、センスアンプ兼ラッチ回路のヒューズを
切断しておけば、動作上問題ない。以上のようにして、
消去の状態を検知することができる。
【０１２４】また、これらの動作をシステム的に制御す
ることもできる。この場合システムは、ＮＡＮＤ型ＥＥ
ＰＲＯＭのブロックごとに、そのブロックが消去状態に
あるか否かを記憶した管理テーブルを有する。ホストシ
ステム、又は、不揮発性半導体メモリ装置の制御を行う
コントローラは、消去を行う際、ＮＡＮＤ型ＥＥＰＲＯ
Ｍの消去対象のブロックが、消去状態にあるかどうかを
検知するため、まず管理テーブルを参照する。参照結果
が、未消去であれば消去を行う。消去済を示す場合には
さらなる消去動作を行わないようにしてもよい。
【０１２５】また、消去の確認は書き込み動作前にも有
効である。書き込み動作の前に、これから書き込もうと
する領域が消去されているかどうか確認してもよい。こ
の場合には、ブロック単位に行ってもよいし、ページ単
位で行ってもよい。
【０１２６】図５１において、書き込みベリファイ動作
は、従来のものとほぼ同様であるので、詳しい説明は省
略する。
【０１２７】図５３に、本発明の第８実施例を示す。基
本構成は図５０と同じである。この第８実施例では、セ
ルアレイが２個のブロック１Ａ，１Ｂに分けられ、これ
らのセルアレイブロック１Ａ，１Ｂに共通のセンスアン
プ兼ラッチ回路２が設けられている。図５４はそのセン
スアンプ兼ラッチ回路の構成を示している。Ｅタイプｎ
チャネルＭＯＳトランジスタＱｎ１６，Ｑｎ１７と、Ｅ
タイプｐチャネルＭＯＳトランジスタＱｐ７，Ｑｐ９と
で、フリップフロップＦＦを構成している。Ｅタイプｎ
チャネルＭＯＳトランジスタＱｎ１４，Ｑｎ１５は、Ｆ
Ｆのイコライズ用トランジスタである。Ｑｎ２７，Ｑｎ
２８は検知用トランジスタである。
【０１２８】ＥタイプｎチャネルＭＯＳトランジスタＱ
ｎ１８と、ＥタイプｐチャネルＭＯＳトランジスタＱｐ
８とは、ＦＦ活性化用トランジスタである。Ｅタイプｎ
チャネルＭＯＳトランジスタＱｎ１９とＱｎ２０は、Ｆ
Ｆの２個のノードＮ１，Ｎ２とセルアレイブロック１
Ａ，１Ｂ内のビット線との接続用トランジスタである。
Ｑｎ２５，Ｑｎ２６はビット線のプリチャージ、リセッ
ト用のトランジスタである。Ｑｎ２１〜Ｑｎ２４はビッ
ト線とＶＣＣ配線との接続用トランジスタである。
【０１２９】このような構成の消去後のベリファイ動作
について説明する。ここでは、メモリセルアレイ１Ａの
ビット線ＢＬａｉが選択されている場合について説明す
る。
【０１３０】まず、ビット線ＢＬａｉが３ｖに、ＢＬｂ
ｉが２ｖ（リファレンス電位）にプリチャージされる。
その後、プリチャージ信号ΦＰＡとΦＰＢとが“Ｌ”と
なって、ビット線ＢＬａｉとＢＬｂｉがフローティング
状態になる。次に、選択された制御ゲートをＶＳＳに、
非選択の制御ゲートをＶＣＣに、選択された選択ゲート
をＶＣＣにして、一定時間保持する。イコライズ信号に
よってＣＭＯＳフリップフロップがリセットされた後、
ΦＡ，ΦＢが“Ｈ”となって、ノードＮ１，Ｎ２がそれ
ぞれビット線ＢＬａｉ，ＢＬｂｉに接続される。ΦＰが
“Ｌ”、ΦＮが“Ｈ”となってビット線ＢＬａｉが読み
出される。読みだしたデータはラッチされる。その後、
検知用トランジスタＱｎ２７によって、一括検知され
る。
【０１３１】次に、メモリセルアレイ１Ｂのビット線Ｂ
Ｌｂｉが選択されているとする。まず、ビット線ＢＬｂ
ｉが３ｖに、ＢＬａｉが２ｖ（リファレンス電位）にプ
リチャージされる。その後、プリチャージ信号ΦＰＡと
ΦＰＢが“Ｌ”となって、ビット線ＢＬａｉとＢＬｂｉ
はフローティング状態になる。次に、選択された制御ゲ
ートをＶＳＳに、非選択の制御ゲートをＶＣＣに、選択
された選択ゲートをＶＣＣにして、一定時間保持する。
イコライズ信号によってＣＭＯＳフリップフロップがリ
セットされる。この後、ΦＡ，ΦＢが“Ｈ”となって、
ノードＮ１，Ｎ２がそれぞれビット線ＢＬａｉ，ＢＬｂ
ｉが接続される。ΦＰが“Ｌ”、ΦＮが“Ｈ”となっ
て、ビット線ＢＬｂｉが読み出される。読み出したデー
タはラッチされる。その後、検知トランジスタＱｎ２８
によって一括検知される。
【０１３２】メモリセルアレイ１Ａの書き込みベリファ
イ時には、Ｑｎ２８を、検知トランジスタとして用い
る。メモリセルアレイ１Ｂの書き込みベリファイ時に
は、Ｑｎ２７を検知トランジスタとして用いる。この様
に、メモリアドレスと消去・書き込みのモードに応じ
て、そのベリファイ動作時に、いずれの検知トランジス
タを用いるかを制御する。これによって、ベリファイ動
作を、１個の検知トランジスタによって、行うことがで
きる。
【０１３３】図５５は、本発明の第９実施例を示す。図
５１の第７実施例では、センスアンプ兼ラッチ回路の両
方のノードに、各々検知用トランジスタを接続してい
た。これに対し、第９実施例では、その回路の片方のノ
ードにｐ型検知用トランジスタとｎ型検知用トランジス
タを接続している。書き込みベリファイ時には、従来ど
うり、ｎ型検知用トランジスタを用いる。消去ベリファ
イ時には、ｐ型検知用トランジスタを用いる。消去後、
読みだし動作を行う。もし消去不十分のメモリセルがあ
れば、センスアンプ兼ラッチ回路のビット線側ノードに
“Ｈ”がラッチされ、ビット線と反対側のノードには
“Ｌ”がラッチされる。これにより、ｐ型検知用トラン
ジスタはＯＮ状態になり、ＶＤＴＣＥは“Ｈ”レベルと
なる。この電位を検知し、再び消去動作を行う。
【０１３４】図５６には、本発明の第１０実施例を示
す。図５４の第８実施例では、センスアンプ兼ラッチ回
路の両方のノードに各々検知用トランジスタを接続して
いた。これに対し、実施例では、その回路の片方のノー
ドにｐ型検知用トランジスタとｎ型検知用トランジスタ
を接続している。メモリセルアレイ１Ａの書き込みベリ
ファイには、Ｑｎ２８のｎ型検知用トランジスタを用い
る。メモリセルアレイ１Ａの消去ベリファイには、Ｑｐ
２９のｐ型検知用トランジスタを使用する。メモリセル
アレイ２Ａの書き込みベリファイには、Ｑｐ２９のｐ型
検知用トランジスタを用いる。メモリセルアレイ２Ａの
消去ベリファイには、Ｑｎ２８のｎ型検知用トランジス
タを用いる。
【０１３５】以上、消去ベリファイに本発明を用いた実
施例を説明した。この構成も上述の書き込みベリファイ
と同様に、ＮＯＲ型のセルに対しても適用可能であるこ
とは言うまでもない。
【０１３６】このように、本発明を消去ベリファイに用
いることにより、以下のような効果が得られる。すなわ
ち、消去ベリファイ動作を、データを外部に読み出すこ
となく高速に行うことが出来る。さらに、セルアレイが
２個のブロックからなる場合には、一つの検知手段を、
一方のメモリセルアレイブロックの消去ベリファイと、
他方のメモリセルアレイブロックの書き込みベリファイ
とに用いることが出来る。これにより、一括ベリファイ
回路の面積を縮小化することができる。さらに、消去動
作に先立ち、選択されたブロックが消去状態にあるか否
かを検出する手段を設けた。このため、書き換え処理等
の際に不要な消去動作を行わなくても済む。これによ
り、高速化とともに信頼性を高めることができる。
【０１３７】続いて、一つの一括ベリファイ手段で、消
去ベリファイと書き込みベリファイとを兼用される第１
１実施例を説明する。
【０１３８】この実施例の特徴は、以下の点にある。即
ち、プログラムベリファイ及びイレーズベリファイを、
２５６バイト分について同時に一括でリードして、ＯＫ
かＮＧかを判定するために、一括ベリファイ制御回路Ｂ
ＢＣを設けた。さらに、データレジスタ回路ＤＲを、一
括ベリファイを可能なものに構成すると共に、プログラ
ムベリファイ後にプログラムベリファイＮＧとなって再
プログラムを行うとき、プログラム完了ビットには再び
書き込まないような構成とした。さらに、データレジス
タ回路ＤＲを上記の如くに制御するための再プログラム
制御回路ＲＰＣを設けている。
【０１３９】以下に、図５７のＥＥＰＲＯＭについて全
般的に説明する。図５７のＥＥＰＲＯＭは、８ビット分
の出力を有するバイト構成かつ１ページ２５６バイトの
構成のものを示している。メモリセルは、メモリセルア
レイＭＣＡの中にｍ行×２５６バイトのマトリクス状に
配置されている。つまり、ローデコーダＲＤからはｍ本
のワードラインがでている。さらに、各バイトにおいて
は、８行のメモリセルを縦につないだ８ＮＡＮＤセルＢ
Ｃの８個を行方向に並べて１つのＮＡＮＤセル行ユニッ
トＲＵを構成し、この行ユニットＲＵの（ｍ／８）個を
カラム方向に並べている。各ユニットＲＵにおいて、各
８ＮＡＮＤセルＢＣのドレインは対応するビット線ＢＬ
に接続され、ソースは全て共通にＶSSに接続されてい
る。
【０１４０】また、各ユニットにおいて、縦に並ぶ８個
のメモリセルの制御ゲート及び２つのセレクトゲート
は、８本のワードラインＷＬ及びＳＧＤ，ＳＧＳを介し
てローデコーダＲＤに接続される。
【０１４１】各ビットラインＢＬ′ＯＯはリード時及び
書き込み時にデータをラッチするためのデータレジスタ
回路ＤＲへ接続されている。このデータレジスタ回路Ｄ
Ｒからは、ビット線ＢＬ′ＯＯの電位が高いか低いかに
対応して増幅した出力ＩＯとその反転信号ＮＩＯの２種
類の信号が出力される。このＩＯ，ＮＩＯの信号は、カ
ラムデコーダＣＤＩ，ＣＤＩＩの出力信号によってオ
ン、オフさせられるカラムゲートトランジスタＣＧＴを
介して、共通ＩＯバスラインＩ／ＯＢＵＳへ入力され
る。また、各共通ＩＯバスラインＩ／ＯＢＵＳから、信
号ＩＯ，ＮＩＯはセンスアンプ回路Ｓ／Ａへ入力されて
いる。センスアンプ回路の出力信号ｄ* は、出力バッフ
ァ回路Ｉ／ＯＢＵＦへ入力される。
【０１４２】また、各ビット線ＢＬには、書き込みの時
にビット線ＢＬを高電位にするための書き込みプリチャ
ージ回路ＷＰＣ、リード時にビット線ＢＬをプリチャー
ジするためのリードプリチャージ回路ＲＰＣが接続され
ている。書き込みプリチャージ回路ＷＰＣは、ドレイン
に信号ＢＬＣＲＬが、ゲートに信号ＢＬＣＤが、他の一
端（ソース）にビットラインが接続された、ｎチャネル
タイプのトランジスタＴＷ1 で構成されている。また、
リードプリチャージ回路ＲＰＣは、一端に電源ＶDDが、
ゲートに信号ＰＲＥが他端にビットラインが接続された
トランジスタＴＲ1 と、一端にビット線が、ゲートに信
号ＲＳＴが、他端にＶSSが接続されトランジスタＴＲ2
で構成されている。
【０１４３】データレジスタ回路ＤＲは、２つのインバ
ータＩＶ１，ＩＶ２で構成されるラッチ回路と、信号Ｂ
ＬＣＤがゲートに入力されると共にメモリセルのビット
線に接続されているトランジスタＴＴとを有する。さら
に、２つのインバータＩＶ１，ＩＶ２の各々の出力端子
に接続される２つのトランジスタＴPV，ＴEVを有する。
トランジスタＴPVの一端には信号ＩＯが加えられ、ゲー
トには信号ＰＲＯＶＥＲＩが入力されている。トランジ
スタＴEVの一端はＮＩＯに接続され、ゲートには信号Ｅ
ＲＡＶＥＲＩが入力されている。これらのトランジスタ
ＴPV，ＴEVの各他端は互いに共通にトランジスタＴ14の
ゲートに接続されている。このトランジスタＴ14の一端
はＶSSに接続され、他端は一括ベリファイ制御回路ＢＢ
Ｃへ入力されている。また、トランジスタＴ11，Ｔ12を
有する。トランジスタＴ11はｎタイプで、その一端は電
源ＢＬＣＲＬに接続され、ゲートには信号ＮＩＯが入力
され、他端はトランジスタＴ12の一端に接続されてい
る。トランジスタＴ12のゲートには、再プログラム制御
回路ＲＰＣＣの出力信号ＰＶが入力される。トランジス
タＴ12他端はビットラインＢＬ′００に接続される。
【０１４４】一括ベリファイ制御回路ＢＢＣは、信号Ｐ
ＲＯＶＥＲＩ及び信号ＥＲＡＶＥＲＩが入力される２入
力ＮＯＲ回路ＮＯＲ１を有する。そのＮＯＲ回路ＮＯＲ
１の出力信号はトランジスタＴＰ1 ，ＴＮ1 のそれぞれ
のゲートに入力される。トランジスタＴＰ1 の一端は電
源ＶCCへ、他端はトランジスタＴＮ1 の一端へ接続され
る。トランジスタＴＮ1 の他端はＶSSに接続されてい
る。トランジスタＴＰ1，ＴＮ1 の中点は、各データレ
ジスタ回路ＤＲ内のトランジスタＴ14にそれぞれ接続さ
れ且つインバータＩＶ３の入力側に接続されている。こ
のインバータＩＶ３の出力信号ＰＥＯＫは、ベリファイ
時にＯＫか否かの判定信号として、ＩＯバッファ回路
（図示せず）を介して外部へ出力される。
【０１４５】再プログラム制御回路ＲＰＣＣは、インバ
ータＩＶRPとフリップフロップ回路ＦＦRPとを有する。
インバータＩＶRPには信号ＰＲＯＶＥＲＩが入力され
る。インバータＩＶRPの出力信号と反転信号がフリップ
フロップ回路ＦＦRP内の２つのＮＯＲ回路のそれぞれに
入力される。フリップフロップ回路ＦＦRPの出力信号Ｐ
Ｖは、データレジスタ回路ＤＲ内のｎチャネルトランジ
スタＴ12のゲートに制御信号として入力される。
【０１４６】次に、このように構成されるＥＥＰＲＯＭ
の動作を説明する。消去時には、イレーズ用の昇圧回路
ＳＵ６により昇圧した高電圧（２０Ｖ程度）をメモリセ
ルが形成されている基板（ｐ−ｗｅｌｌ）へ印加する。
これと共に、ローデコーダＲＤにより制御してワードラ
インＷＬ１〜ＷＬｍ及びセレクトゲートＳＧＤ，ＳＧＳ
を“０”Ｖにして、浮遊ゲートから基板へ電子を抜くこ
とにより消去する。
【０１４７】次に、リード動作について説明する。ロー
デコーダＲＤにより、選択対象のセルを有する行ユニッ
トＲＵのセレクトゲートＳＧＤ，ＳＧＳを“Ｈ”レベル
にして選択する。さらに、対象とするセルを、そのワー
ドラインＷＬを“０”Ｖにすることにより、選択する。
この状態とした後、信号ＰＲＥとして所定のパルス信号
を加え、トランジスタＴＲ1 をオンして、ビット線ＢＬ
を“Ｈ”レベルにプリチャージする。この時、読み出す
べきメモリセルに“０”データが書かれているときに
は、そのメモリセルはオフして電流を流さない。このた
め、ビット線ＢＬのレベルは“Ｈ”レベルを維持し、そ
のレベルＨはデータレジスタ回路ＤＲにラッチされる。
一方、選択セルに“１”データが書かれているときに
は、メモリセルはオンする。このために、ビット線ＢＬ
のレベルは“１”レベルになり、そのレベルがデータレ
ジスタ回路ＤＲにラッチされる。このとき、選択された
（Ｌレベルとされた）ワードラインに接続される２５６
バイト分のすべてのデータが、各々のビットラインに接
続されたデータレジスタ回路ＤＲによりラッチされる。
そして、カラムアドレスバッファＣＡＢへ加えるカラム
アドレスＡc を“００”から“ＦＦ”までシリアルに変
化させることにより、バイト１〜２５６中のカラムゲー
トトランジスタＣＧＴが順次にオンして、共通バスライ
ンＩＯバスを介してデータが順次リードされる。
【０１４８】この時、ＮＡＮＤセルの構造上、メモリセ
ルのオン電流は数μＡ程度と非常に少なく、その充放電
には数μsec 程度の時間がかかる。しかしながら、一旦
データを読み出し、データレジスタ回路ＤＲに取り込ん
でしまえば、共通バス線Ｉ／ＯＢＵＳを介してデータを
出力するだけであるので、百nsec程度の高速アクセスが
可能となる。
【０１４９】次に書き込み動作を説明する。書き込み動
作を説明するためのタイミングチャートを図５８に示し
た。
【０１５０】プログラムコマンドＰＣが入力されるとプ
ログラムモードになる。このとき、データレジスタ回路
ＤＲのトランスミッショントランジスタＴＴを制御する
信号ＢＬＣＤが“Ｌ”レベルとなり、トランジスタＴＴ
がオフする。また、これとともに、昇圧回路ＳＵが動作
し初め、次第に書き込みプリチャージ回路ＷＰＣに入力
される信号ＢＬＣＲＬ，ＢＬＣＵが昇圧していき、１０
Ｖ程度まで上昇する。このとき、メモリセルアレイ群の
中のビット線ＢＬ′ＯＯも、ＢＬＣＲＬの上昇ととも
に、電位上昇する。このとき、選択されたＷＬは２０Ｖ
程度の高電位に、ＮＡＮＤセル群のソース側のセレクト
ゲートトランジスタのゲートは０Ｖに、他のゲートは１
０Ｖ程度の中間レベルにそれぞれ設定される。
【０１５１】この状態で、カラムアドレスＡc を順次変
化させ、書き込みデータをデータレジスタ回路ＤＲへ入
力していく。このとき、データレジスタ回路ＤＲへ入力
された書き込みデータはそこにラッチされる。２５６バ
イト分の書き込みデータがそれぞれデータレジスタ回路
ＤＲへラッチされると、信号ＢＬＣＵが“Ｌ”レベルと
なって書き込みプリチャージ回路ＷＰＣはオフする。こ
れとともに、信号ＢＬＣＤが１０Ｖ程度に迄上昇してト
ランジスタＴＴがオンし、ビットラインＢＬ′ＯＯとデ
ータレジスタ回路ＤＲが接続される。このとき、データ
レジスタ回路ＤＲに供給される電源ＶＢＩＴも１０Ｖ程
度に迄上昇する。この回路ＤＲに“１”レベルがラッチ
されていれば、ビット線ＢＬの高レベルがそのまま維持
される。また、この回路ＤＲに“０”レベルがラッチさ
れていれば、プリチャージしたビット線ＢＬのレベルは
放電されて“Ｌ”レベルになり、浮遊ゲートへの電子の
注入が起る。このようにして、２５６バイト分の書き込
みが同時に行われる。
【０１５２】以下に、プログラム→プログラムベリファ
イ→再プログラムの各動作を、図５９に示すタイミング
チャートを参照しながら説明する。
【０１５３】第１回目のプログラム動作は、図５８と同
様である。即ち、プログラムコマンドＰＣが入力されて
プログラムモードになると、制御信号ＢＬＣＤが“Ｌ”
レベルとなり、データレジスタ回路ＤＲ中のトランスミ
ッショントランジスタＴＴがオフして、データレジスタ
回路ＤＲがビット線と切り離される。また、これととも
に、昇圧回路ＳＵ１〜ＳＵ６が動作し始め、書き込みプ
リチャージ回路ＷＰＣに入力される信号ＢＬＣＲＬ，Ｂ
ＬＣＵが次第に昇圧して１０Ｖ程度に達する。このと
き、メモリセルアレイＭＣＡ中のビット線の電位も信号
ＢＬＣＲＬの上昇とともに高電位まで上昇する。このと
き、選択されたＷＬは２０Ｖ程度の高電位に、ＮＡＮＤ
セル群内のソース側のセレクトゲートトランジスタＴ2
のゲート（セレクトラインＳＬ２）は“０”Ｖに、他の
トランジスタＴ1 のゲート（セレクトラインＳＬ１）は
１０Ｖ程度の中間レベルに設定される。
【０１５４】この状態においてカラムアドレスＡc を順
次変化させ、あるバイトｎについて８ビットの書き込み
データを８つのデータレジスタ回路ＤＲへ入力し、ラッ
チする。これを２５６回繰り返して、２５６バイト分の
書き込みデータを全てのレジスタ回路ＤＲにラッチす
る。この後、信号ＢＬＣＵが“Ｌ”レベルとなり、書き
込みプリチャージ回路ＷＰＣがオフする。これととも
に、信号ＢＬＣＤが１０Ｖ程度にまで上昇することによ
りトランジスタＴＴがオンしてビットラインとデータレ
ジスタ回路ＤＲが接続される。このとき、データレジス
タ回路ＤＲに供給される電源ＶＢＩＴも１０Ｖ程度にま
で上昇する。データレジスタ回路ＤＲに“１”レベルの
データがラッチされていれば、ビット線のレベルは高レ
ベルのままに維持される。また、データレジスタ回路Ｄ
Ｒに“０”レベルがラッチされていれば、プリチャージ
済のビット線の高レベルは放電により低下して“Ｌ”レ
ベルになり、選択したメモリセルにおいて浮遊ゲートへ
電子の注入、つまり“０”データの書き込みが起る。こ
のような書き込みは、２５６バイト分について同時に行
われる。ここまでの書き込み動作は図５８の場合と同じ
である。
【０１５５】次に、上記の書き込みが終了すると、ベリ
ファイコマンドＶＣが入力されて、プログラムモードが
解除される。信号ＢＬＣＤは“０”Ｖとなり、ＢＬＣＲ
Ｌは“５”Ｖに、信号ＶＢＩＴは５Ｖになるとともに、
リセット信号ＲＳＴによりビット線が放電される。この
とき、本実施例ではデータレジスタ回路ＤＲ内のラッチ
データはリセットしないようにしている。即ち、書き込
みデータはデータレジスタ回路ＤＲ内にラッチされたま
まの状態となる。この状態で、リードプリチャージ回路
ＲＰＣにＨレベルの制御信号ＰＲＥが加えられ、ビット
線がプリチャージされる。今、“０”データをライトし
た場合を考える。データレジスタ回路ＤＲ内のラッチ回
路により、信号ＩＯは“１”レベルとなり、その反転信
号ＮＩＯは“０”レベルとなっている。このとき、プロ
グラムベリファイモードになると、データレジスタ回路
ＤＲ内のトランジスタＴ12はオン状態となるが、トラン
ジスタＴ11は、それのゲート信号のレベルが“０”レベ
ルのためオフしており、このパスからのビット線への充
電は行われない。
【０１５６】このような“０”ライト動作後に、書き込
みＮＧとなった場合と、ＯＫとなった場合の２通りが存
在する。即ち、ＯＫとなった場合は、メモリセルのしき
い値電圧は正方向へシフトしており、このためプリチャ
ージされた電位はそのまま保持される。そして、トラン
スミッショントランジスタＴＴを制御する信号ＢＬＣＤ
が“１”レベルとなることによりデータレジスタ回路Ｄ
Ｒとビット線が接続され、今迄“０”レベルであったＮ
ＩＯの電位が、高電位に充電されたビット線により、
“１”レベルに充電される。従って、信号ＰＲＯＶＥＲ
Ｉが入力されるトランスミッショントランジスタＴＴを
介して“０”レベルがトランジスタＴ14のゲートに入力
され、トランジスタＴ14はオフ状態となる。
【０１５７】これに対して、書き込みＮＧとなった場合
を考える。即ち、“０”ライトしたにもかかわらず、メ
モリセルのしきい値電圧は負方向に存在し、このためプ
リチャージされつつ、電位は“０”レベルへ放電されて
しまう。そして、トランスミッショントランジスタＴＴ
を制御する信号ＢＬＣＤが“１”レベルとなることによ
りトランジスタＴＴがオンして、データレジスタ回路Ｄ
Ｒとビット線とが接続される。しかしながらこのとき
は、ＮＩＯの電位は“０”レベルのままとなり、トラン
ジスタＴ14のゲートには“１”レベルの信号が入力さ
れ、トランジスタＴ14はオン状態となる。
【０１５８】次に“１”データをライトした場合を考え
る。“１”ライト時は、データレジスタ回路ＤＲ内のラ
ッチ回路により、信号ＩＯは“０”レベル、信号ＮＩＯ
は“１”レベルとなっている。
【０１５９】この状態でベリファイ動作を行うと、デー
タレジスタ回路ＤＲ内のトランジスタＴ11はオン状態と
なる。このため、トランジスタＴ11，Ｔ12を介してビッ
ト線はベリファイ動作中充電され続ける。リードプリチ
ャージ用のトランジスタＴＲ 2 は、リード時にメモリセ
ルがオンした時のオン電流により“０”レベルに放電さ
れるように小さいコンダクタンスｇｍに設定される。し
かし、トランジスタＴ11，Ｔ12のコンダクタンスｇｍ
は、“１”ライト後のベリファイ動作によって、常にビ
ット線を“１”レベルに充電するように、大きな値に設
定されている。即ち、トランジスタＴ14のゲートには
“０”レベルの信号が入力されることになる。
【０１６０】また、“１”ライトしているにもかかわら
ず、メモリセルのしきい値が誤書き込みにより高くなっ
てしまうというケースも考えられる。このような場合に
は、ベリファイ動作を行っても、やはりトランジスタＴ
14のゲートには“０”レベルの信号が入力される。この
ため、上記の場合と区別がつかないという問題がある。
しかしながら、このような誤書き込みの有無は、製品出
荷時のテストにより選別される。このため、このような
誤書き込みについては、実使用上は、ほとんど考えなく
ていいことになる。
【０１６１】このようにして、各ビット線ごとに接続さ
れるデータレジスタ回路ＤＲ内のトランジスタＴ14のゲ
ートには、ベリファイ動作を行って読み出したデータに
対応して“０”レベルもしくは“１”レベルが入力され
る。即ち、プログラムＮＧのビットが１つでも存在する
と、トランジスタＴ14のゲートへの入力信号は“１”レ
ベルとなる。このため、トランジスタＴ14はオン状態と
なり、信号ＰＥＯＫは“１”レベルとなり、ベリファイ
ＮＧを示す。
【０１６２】この時には新たにプログラムコマンドＰＣ
ＩＩを入力して、再プログラムを行う。この再プログラ
ムの時は、第１回目のプログラム時と異なり、データレ
ジスタ回路ＤＲ内のラッチデータのうち、プログラムＯ
Ｋのビットのデータは“１”ライトデータに変わってい
る。従って、ＮＧのビットについてのみ、“０”ライト
が行われる。即ち、プログラムを行った結果プログラム
ＯＫとなったビットに対しては、それ以上の追加書き込
みは行わず、よってそれ以上のしきい値電圧の上昇も起
らないことになる。このようにして、再プログラムを何
回か行い、すべてのビットがプログラムＯＫとなると、
トランジスタのゲート信号はすべて“０”レベルとな
る。このとき初めて信号ＰＥＯＫは“０”レベルとな
り、プログラムは終了する。
【０１６３】上記の本発明の方法を用いると、ベリファ
イ時に、カラムアドレスを順次変化させることなしに、
一括してベリファイ動作を行える。このため、ベリファ
イ時間を短くでき、ひいては、プログラム時間の短縮に
つながる。また、ベリファイＮＧのとき再プログラムを
行うに当り、プログラム完了ビットに対しては再びプロ
グラムしないようにしている。このため、しきい値電圧
の分布を小さくでき、リードマージンの向上が図れる。
図６０は本発明を用いた時の書き込み動作時のＶth分布
を示したものである。消去した状態から書き込みを行う
に当り、書き込みの速いメモリセルＦＭＣはベリファイ
ＯＫとなっても、遅いセルＳＭＣはＮＧとなる。この状
態で再プログラムを行うとき、ベリファイＯＫのメモリ
セルにはそれ以上追加書き込みは行わない。このため、
しきい値の上昇は起らない。即ち、書き込みの遅いセル
ＳＭＣがベリファイＯＫとなった時点でのしきい値電圧
の分布幅はＶthＤＢせまくできる。これにより、リード
マージンＲＭも充分に確保できることになる。
【０１６４】上記説明は、プログラム動作をベースに説
明したが、消去動作のときも、消去ＯＫか否かの読み出
し動作も、プログラムベリファイの時と同じように、一
括で行うことができる。即ち、消去ベリファイ時は、信
号ＮＩＯをトランジスタＴ14に入力するようにしてい
る。このため、消去ＯＫのときに信号ＰＥＯＫが“０”
レベルとなり、一括ベリファイが可能となる。
【０１６５】図６１にイレーズモードでのフローチャー
トを示す。この図６１からわかるように、イレーズモー
ドにおいて、イレーズ動作自身は従来と同一であるが、
ベリファイ動作が一括でできる。このため、ベリファイ
時間の短縮が可能となる。
【０１６６】なお、図５７中、Ｉ／Ｏ ＢＵＦは出力回
路であり、その詳細は、例えば、図６２に示される。
【０１６７】従来例を示す図６３は、複数のメモリセル
が、メモリセルアレイとして、ｍ行×２５６バイトのマ
トリクス状に配置されているアレイの一部を示してい
る。
【０１６８】ビット線は、通常、数１０００オングスト
ロームの厚さのＡｌ膜で形成され、そのピッチは数μｍ
ピッチで配列される。このため、隣接するビット線とビ
ット線との間にも層間容量が存在する。同図に、ビット
線ＢＬ１とビット線ＢＬ２の層間容量をＣ12、ビット線
ＢＬ２とビット線ＢＬ３の層間容量をＣ23として示す。
また、ビット線はメモリセル上に配線されるため、対基
板容量も、存在することになる。これをＣ1 ，Ｃ2 ，Ｃ
3 として表わしている。また、メモリセルは、選択トラ
ンジスタを介して、ビット線に接続されている。そのた
め、選択トランジスタのジャンクション部分にも容量が
存在する。これをＣ1j，Ｃ2j，Ｃ3jとして表わす。
【０１６９】例えば、８１９２×２５６バイトのメモリ
セルで構成される、１６Ｍ ＮＡＮＤ Ｅ2 ＰＲＯＭを
例にとると、ビット線と基板との間の容量Ｃ1 ＝Ｃ2 ＝
Ｃ3 ＝０．３９ｐＦ、ビット線とビット線との間の層間
容量Ｃ12＝Ｃ23＝０．１４ｐＦ、ジャンクション部の容
量Ｃ1j＝Ｃ2j＝Ｃ3j＝０．１１ｐＦとなる。
【０１７０】メモリセルのデータを読み出す時は、ビッ
ト線を電源電圧Ｖccレベル迄プリチャージを行ない、プ
リチャージした電位が放電するか否かでなされることを
前に説明した。即ち、“１”セルの場合、メモリセルが
オンしてプリチャージした電位の放電を行なう。また、
“０”セルの場合は、メモリセルはオフしたままのた
め、プリチャージした電位はそのまま保持される。今、
隣接する３本のビット線を考える。ビット線ＢＬ１とＢ
Ｌ３は“１”セル、ビット線ＢＬ２のみ“０”セルに接
続されているとする。読み出す時は、ビット線ＢＬ２の
放電はなされず、ビット線ＢＬ１とＢＬ３が放電される
ことになる。この時、前記したような容量が存在するた
め、ビット線ＢＬ２は電位変動の影響を受ける。即ち、
その影響により変位する電圧をΔＶとすると、 となる。
【０１７１】このように、約１．８Ｖの電位ドロップを
おこすことになる。このことは、読み出し動作に限ら
ず、プログラム時のベリファイ動作時でも同じことがあ
てはまる。プログラムベリファイ時の方が充分に書き込
みがなされていないメモリセルが存在し得るため、動作
マージンはさらに厳しくなる。
【０１７２】以下に、その説明を行なう。図６４にプロ
グラムベリファイ時のタイミングチャートを示す。
【０１７３】プログラムコマンドＰＣ（図示せず）が入
力されるとプログラムモードになる。このとき、データ
レジスタ回路ＤＲのトランスミッショントランジスタＴ
Ｔを制御する信号ＢＬＣＤが“Ｌ”となり、トランジス
タＴＴがオフする。また、これと共に、昇圧回路ＳＵが
動作し始め、次第に書込みプリチャージ回路ＷＰＣ（図
５５参照）に入力される信号ＢＬＣＲＬ、ＢＬＣＵが昇
圧してゆき、１０Ｖ程度まで上昇する。このとき、メモ
リセルアレイ群の中のビット線ＢＬも、ＢＬＣＲＬの上
昇と共に、電位が上昇する。このとき、選択されたＷＬ
は２０Ｖ程度の高電位に、ＮＡＮＤセル群のソース側の
セレクトゲートトランジスタのゲートは０Ｖに、他のゲ
ートは１０Ｖ程度の中間レベルにそれぞれ設定される。
【０１７４】この状態で、カラムアドレスＡＣを順次変
化させ、書込みデータをデータレジスタ回路ＤＲへ入力
していく。このとき、データレジスタ回路ＤＲへ入力さ
れた書込みデータはそこにラッチされる。２５６バイト
分の書込みデータがそれぞれデータレジスタ回路ＤＲに
ラッチされると、信号ＢＬＣＵが“Ｌ”となって書込み
プリチャージ回路ＷＰＣはオフする。これと共に、信号
ＢＬＣＤが１０Ｖ程度にまで上昇してトランジスタＴＴ
がオンし、ビットラインＢＬとデータレジスタ回路ＤＲ
が接続される。このとき、データレジスタ回路ＤＲに供
給される電源ＶＢＩＴも１０Ｖ程度にまで上昇する。こ
の回路ＤＲに“１”がラッチされていれば、ビット線Ｂ
Ｌの“Ｈ”がそのまま維持される。また、このデータレ
ジスタ回路ＤＲに“０”がラッチされていれば、プリチ
ャージされたビット線のレベルは“Ｌ”になり、浮遊ゲ
ートへの電子の注入が起る。このようにして、２５６バ
イト分の書込みが同時に行われる。
【０１７５】書込みが終了すると、ベリファイコマンド
ＶＣ（図示せず）が入力されて、プログラムモードが解
除される。信号ＢＬＣＤは５Ｖになり、ＢＬＣＲＬは０
Ｖになり、信号ＶＢＩＴが５Ｖになり、これとともに、
リセット信号ＲＳＴによりビット線ＢＬが放電される。
このとき、同時にデータレジスタＤＲ内で書込みデータ
もリセットされる。
【０１７６】この状態で、リードプリチャージ回路ＲＰ
Ｃ内のトランジスタＴＲ１が制御信号ＰＲＥによりオン
して、ビット線がプリチャージされる。そしてメモリセ
ルのデータを前記したように読み出し、書込みデータの
ベリファイを行う。
【０１７７】即ち、ビット線の放電が十分になされた時
期を見計らって、信号Ｐv ，ＢＬＣＤを“Ｈ”レベルに
することにより、ビット線の“Ｌ”及び“Ｈ”レベルを
データラッチ回路ＤＲへ転送し、再プログラムデータを
ラッチしなおす。もし、ベリファイＮＧのとき、すなわ
ち“０”書き込んだにも拘らず“１”が読み出されたと
きは、ビット線は“Ｌ”レベルになっている。このた
め、そのまま“Ｌ”レベルがラッチされることになる。
再書き込みの時は、再び“０”ライトする。これに対し
て、ベリファイＯＫのときは、ビット線は“Ｈ”レベル
になっている。このとき、信号Ｐv ，ＢＬＣＤが“Ｈ”
レベルとなると、ビット線の“Ｈ”レベルがデータラッ
チ回路ＤＲへ転送され、ラッチデータを“０”データか
ら“１”データへ反転させる。即ち、再プログラムする
時は、“１”ライトするためしきい値電圧の上昇はおこ
らない。また、“１”ライトしているビット線は、ベリ
ファイ時“Ｌ”レベルへ放電される。信号Ｐv が“Ｈ”
レベルになった時、トランジスタＴ11はデータレジスタ
ＤＲの中に“１”がラッチされているためそのゲートが
“Ｈ”レベルとなる。これにより、トランジスタＴ11，
Ｔ12を介してビット線が再び“Ｈ”レベルとなる。そし
て、信号ＢＬＣＤが“Ｈ”となると、ビット線の“Ｈ”
レベルが再びデータラッチ回路ＤＲにラッチされる。こ
のようにして、“０”ライトしているビット線のうちＮ
Ｇのビットについてのみ再プログラムを行なう。
【０１７８】しかしながら、このようなプログラムベリ
ファイ動作を行うとき、以下のような問題点がある。次
にその問題点について説明する。
【０１７９】図６５は、隣接する３本のビット線に対す
る書き込みデータＷＤとベリファイデータＶＤの組み合
わせを示した図である。
【０１８０】は、ビットラインＢＬ１，ＢＬ３に
“１”ライト、ビットラインＢＬ２に“０”ライトを行
ない、“０”ライトしたビットが、ベリファイＮＧの場
合を示している。即ち、ベリファイ動作において、プリ
チャージした電位は、３本のビット線とも“Ｌ”レベル
に放電される。十分にビット線が放電されたころに、信
号Ｐv が“Ｈ”レベルとなり、再プログラムデータの設
定を行なう。即ち、ビット線ＢＬ１とＢＬ３は“１”ラ
イトしているため、前記説明の様に、トランジスタ
Ｔ11，Ｔ12からの充電により“Ｈ”レベルとなる。この
とき、トランジスタＴ11，Ｔ12から、メモリセルを介し
て、電源ＶccからＶssへ向う電流の直流パスが存在す
る。従って、メモリセルのｇｍに対して、トランジスタ
Ｔ11，Ｔ12のｇｍを充分に大きく設定し、その“Ｈ”レ
ベルが充分に保証されるよう設定している。
【０１８１】また、ビット線ＢＬ２は“０”ライトＮＧ
のため、やはり“Ｌ”レベルに放電され、信号ＣＯＮが
“Ｈ”レベルとなっても、ビット線ＢＬ２は“Ｌ”レベ
ルのままである。この時に、問題となるのは、“１”ラ
イトしているビット線において、再プログラムデータ設
定時、ビット線の電位を“Ｌ”レベルから“Ｈ”レベル
へ再充電するところにある。即ち、前述の説明のよう
に、やはり、隣接ビット線間のカップリングの影響によ
り、ビット線ＢＬ２のレベルも持ち上がることになる
（Ｔｕｐ）。例えば、トランジスタＴ11によるしきい値
のドロップを考慮すると、電源電圧Ｖccが５Ｖのとき、
０Ｖから４Ｖ迄、持ち上がる。このとき、ビット線ＢＬ
２のレベルは、 ΔＶ＝０．３５８×４＝１．４Ｖ だけ変化することになる。
【０１８２】また、“０”ライトしているメモリセルの
しきい値分布のばらつきに起因して、所定のベリファイ
後の電位レベルの分布もばらつくことになる。この様子
を図６６に示す。ベリファイ後のレベルは、“０”Ｖ迄
完全に放電される場合と、１Ｖ程度迄しか放電されない
場合がある。このとき、前述のカップリングの影響を受
けると、２．４Ｖ迄電位が変動し、センスレベルをこえ
ることになる。即ち、“０”ライトＮＧとなるべきメモ
リセルが、“０”ライトＯＫと誤って検知されることに
なり、メモリセルの動作マージンを減らすことになる。
図６５に示す〜の組み合わせの例は、カップリング
により誤動作する様な組み合わせはない。
【０１８３】上記問題点を解決するための方法を以下に
説明する。プログラムコマンドが入力された後に、メモ
リセルにデータが書き込まれる動作は、図６４で説明し
た動作と同一のため説明を省略する。異なるのは、プロ
グラムベリファイ時の動作である。プログラムベリファ
イモードとなると、信号ＰＲＥによってビット線がプリ
チャージされる。ビット線のプリチャージが終了する
と、ベリファイリード動作を行なう。このとき、同時に
信号Ｐv も“Ｈ”レベルとする。これにより、“１”ラ
イトしているビット線については、トランジスタＴ11，
Ｔ12がオンするため、充電されることになる。従って、
“Ｌ”レベルに放電されることなく、“Ｈ”レベルを保
持することになる。そして、所定の時間の後、信号ＢＬ
ＣＤを“Ｈ”レベルとすることにより、ビット線の電位
レベルをデータラッチ回路ＤＲへ転送し、検知、ラッチ
する。即ち、“１”ライトしているビット線は常に
“Ｈ”レベルであり、“０”ライトしてベリファイＯＫ
のビット線も“Ｈ”レベルとなる。また、ベリファイＮ
Ｇのビット線は放電されることとなる。このようにする
と、前述のように、“１”ライトのビット線が放電され
ることがない。このため、再書き込みデータを設定する
ときに、“Ｌ”レベルから“Ｈ”レベルという、前述の
ような電位変化はおこらないことになる。
【０１８４】従って、カップリングの影響を受けること
なくデータを検知できる。このため、データの検知を誤
ることもなくなる。このことは図６８に示されている。
図６８のの組み合わせにおいて、図６５で説明した
の場合と比較して、改善されていることが分かる。この
ことを、図６９に、図６６と対比させて図示する。前述
のように、再書き込み設定時に、ビット線のカップリン
グの影響による持ち上がりがなくなるため、正しくデー
タを読み出すことができる。
【０１８５】図７０は、再書き込み設定トランジスタＴ
11，Ｔ12の他の例を示す。（ａ）は前述迄の説明に用い
た例で、（ｂ）は他の例である。トランジスタＴ11とし
て、０Ｖ付近にしきい値電圧を持つトランジスタを用い
ることにより、ベリファイ時のビット線の“Ｈ”レベル
を、Ｖccに近く設定できる。また、トランジスタＴ12の
ゲートに、昇圧した電位を入力することにより、さらに
効果は上がる。即ち、電源電圧Ｖccに対し、電位ドロッ
プ（しきい値ドロップ）する分が少なくなり、これによ
り読み出し動作により大きなマージンがでる。
【０１８６】図７１〜図７７は、上記方法の実施に使用
される一般的な回路図であるため説明は省略する。
【０１８７】このような方法で、ベリファイ動作を行な
うことにより、ビット線のカップリングの影響を無視で
きる。
【０１８８】上記説明では特に触れなかったが、プログ
ラムベリファイ時には、“０”セルに対してマージンを
得るために、０．５Ｖ程度メモリセルのゲートを持ち上
げている。
【０１８９】前述のように、“１”ライトしているセル
に対しては、ベリファイ動作のとき、常にトランジスタ
Ｔ11，Ｔ12がオンして、電流を、メモリセルを介して、
流していることになる。
【０１９０】メモリセルのソースは、メモリセルアレイ
の外で共通に接続され、消去時には２０Ｖ程度の高電圧
が印加され、プログラム時、リード時には、ＧＮＤレベ
ルに設定するためのＶwell回路に接続される。即ち、ソ
ースラインの配線抵抗が存在することになる。ベリファ
イ時、１セル当たり、１０μＡ程度の電流を流したとす
る。約１ページについて“１”ライトしている時は、２
５６バイト分のメモリセルについて電流が常時流れるこ
とになる。即ち、２５６×８×１０μ＝２０ｍＡとな
る。
【０１９１】今、ソースラインに２０Ω程度の抵抗が存
在したとすると、ソースラインの電圧は、０．４Ｖ浮く
ことになる。これに対して、１ページのほとんどについ
て“０”ライトしている時は、常時流れる電流はほとん
ど存在しない。従って、ソースの電位はほとんど上昇せ
ず、ＧＮＤレベルとなる。即ち、書き込みパターンに起
因して、プログラムベリファイ時のソースの電位が変わ
るという問題がある。
【０１９２】また、リード時は、常時流れる電流の経路
は存在しないため、ソースのレベルはほとんどＧＮＤレ
ベルとなる。従って、書き込みパターンによりメモリセ
ルの分布が異なり、メモリセルの動作マージンが異なる
ことになる。また、１ページ分のセルのほとんどについ
て“１”パターンを書く場合、プログラムベリファイ時
とリード時のソースの電位が異なるため、ベリファイは
ＯＫとなっても、実際にリードするとＮＧということに
なる。
【０１９３】図７８にチップの構成を示す。プログラム
ベリファイ時、メモリセルのゲートを０．５Ｖ程度浮か
す回路のグランドは、周辺回路のＶssラインに接続され
ている。また、メモリセルのソースラインは、Ｖwell回
路へ接続される。従って、書き込みパターンによりメモ
リセルのソースラインが浮いたとしても、ベリファイレ
ベル設定回路のソースは浮かないために、ソースライン
の電位に差がでることになる。このため、ベリファイレ
ベルの設定を、ソースの浮きを見込み、１．０Ｖに設定
したとする。書き込んだメモリセルのしきい値分布を
２．５Ｖとすると、１ページのほとんどのセルについて
“０”ライトしている場合、書き込んだメモリセルの上
限は（１Ｖ＋２．５Ｖ＝）３．５Ｖとなる。これに対し
て、ほとんど“１”ライトしている場合は、ソースの電
位も０．５Ｖ程度持ち上がるため、メモリセルのゲート
は０．５Ｖと等価になり、０．５Ｖ＋２．５Ｖで、上限
のしきい値は３．０Ｖとなる。この違いは、ＡＣ特性の
違い、信頼性の違いとなる。
【０１９４】この点を解決するため図７９に示すよう
に、ベリファイレベル設定回路のソースを、トランジス
タＴA を介して、メモリセルのソースと共通に接続す
る。トランジスタＴA のゲートには、プログラムベリフ
ァイ時“Ｈ”レベルとなる信号“ＰＲＯＶＥＲＩ”が加
えられる。このようにすると、プログラムベリファイ時
に、ベリファイレベル設定回路のソースはメモリセルの
ソースと共通になり、そのため、メモリセルのソース電
位の変化をそのまま反映することができる。
【０１９５】従って、ソースが０．５Ｖ浮けば、出力電
位も設定値に対して０．５Ｖ高くなり、このため常にメ
モリセルのソースとゲート間には、一定の電圧が印加さ
れることになる。即ち、いかなるパターンを書いても、
同一の分布を得られることになり、より高い信頼性を得
ることができる。
【０１９６】図８０はベリファイレベル設定回路を示
し、図８１はＶwell回路を示す。次に、別の回路構成で
第１１の実施例（図５５）と同様の効果を得られる、第
１１の実施例の変形例を説明する。この変形例を示す図
８２においては、第１１実施例（図５５）と同等の回路
には同一の符号を付している。図８２には、１列分のメ
モリセルアレイとそれに対する周辺回路を示している。
【０１９７】この変形例においては、第１１実施例と異
なり、データラッチ回路ＤＲを２つのデータラッチ回路
ＤＲ１，ＤＲ２を有するものとしている。第１のデータ
ラッチ回路ＤＲ１は、ＩＯとＮＩＯとの間に直接逆並列
に接続された２つのインバータを有する。第２のデータ
ラッチ回路ＤＲ２は、トランジスタＴ31，Ｔ32を介し
て、ＩＯとＮＩＯとの間に接続された２つのインバータ
を有する。トランジスタＴ31，Ｔ32は信号ＳＤＩＣによ
って制御される。さらに、第１、第２のデータラッチ回
路ＤＲ１，ＤＲ２の出力信号がイクスクルーシブノア回
路ＸＮＯＲに加えられている。すなわち、２つの入力信
号の論理レベルが一致している場合のみ“Ｈ”レベルと
なる。このイクスクルーシブノア回路ＸＮＯＲの出力
は、信号ＶＲＥＡＤによって制御されるトランジスタＴ
21を介してＩＯに加えられる。この回路ＸＮＯＲの出力
の反転信号は、信号ＶＲＥＡＤによって制御されるトラ
ンジスタＴ22を介して、ＮＩＯに加えられる。図８２で
は、図５５におけるトランジスタＴ11、トランジスタＴ
12は必要ないので除去している。
【０１９８】図８２の装置の読み出し動作及び消去動作
は、第１１実施例と同様なので、説明を省略する。
【０１９９】以下、書込み動作を説明する。プログラム
動作は、前述したものと同様である。プログラムコマン
ドＰＣが入力されてプログラムモードになる。外部から
は、コラムアドレスとページを示すページアドレスが入
力される。このとき、信号ＢＬＣＤが“Ｌ”となり、ト
ランジスタＴＴがオフする。また、これと共に、昇圧回
路ＳＵが動作し始め、次第に書込みプリチャージ回路Ｗ
ＰＣに入力される信号ＢＬＣＲＬ、ＢＬＣＵが昇圧して
ゆき、１０Ｖ程度まで上昇する。このとき、メモリセル
アレイ群の中のビット線ＢＬの電位も、ＢＬＣＲＬの上
昇と共に上昇する。このとき、選択されたＷＬは２０Ｖ
程度の高電位に、ＮＡＮＤセル群のソース側のセレクト
ゲートトランジスタのゲートは０Ｖに、他のゲートは１
０Ｖ程度の中間レベルにそれぞれ設定される。
【０２００】この状態で、カラムアドレスＡＣを順次変
化させ、書込みデータをデータレジスタ回路ＤＲへ入力
していく。このとき、データレジスタ回路ＤＲへ入力さ
れた書込みデータは第１のデータラッチ回路ＤＲ１にラ
ッチされる。２５６バイト分の書込みデータがそれぞれ
第１データ回路ＤＲ１にラッチされた後、信号ＢＬＣＵ
が“Ｌ”となって、書込みプリチャージ回路ＷＰＣはオ
フする。さらに、信号ＳＤＩＣが“Ｈ”になるとトラン
ジスタＴ31、Ｔ32がオンし、第２のデータラッチ回路Ｄ
Ｒ２に書込みデータがラッチされる。続いて、信号ＳＤ
ＩＣが“Ｌ”になりトランジスタＴ31、Ｔ32がオフにな
る。信号ＳＤＩＣを書き込みデータ入力と同時に“Ｈ”
レベルとして、第１、第２のデータラッチ回路に同時に
ラッチ動作をおこなってもよい。このとき、ＶＲＥＡＤ
は“Ｌ”であるためトランジスタＴ21、Ｔ22はオフして
いる。これと共に、信号ＢＬＣＤが１０Ｖ程度まで上昇
してトランジスタＴＴがオンし、ビットラインＢＬとデ
ータレジスタ回路ＤＲが接続される。
【０２０１】このとき、データレジスタ回路ＤＲに供給
される電源ＶＢＩＴも１０Ｖ程度にまで上昇する。第１
のデータラッチ回路ＤＲ１に“１”がラッチされていれ
ば、ビット線ＢＬの“Ｈ”がそのまま維持される。ま
た、この第１のデータラッチ回路ＤＲ１に“０”がラッ
チされていれば、プリチャージされたビット線のレベル
は“Ｌ”になり、浮遊ゲートへ電子の注入が起る。この
ようにして、２５６バイト分の書込みが同時に行われ
る。
【０２０２】続いて、前述のように、プログラム動作が
終了した後ベリファイコマンドＣＦが入力される。これ
により、信号ＢＬＣＤは０Ｖとなり、ＢＬＣＲＬは５Ｖ
に、信号ＶＢＩＴは５Ｖとなるとともに、リセット信号
ＲＳＴによりビット線が放電される。このとき、書込み
データはデータレジスタ回路ＤＲ内の第２のラッチ回路
ＤＲ２にラッチされたままの状態となる。この状態で、
リードプリチャージ回路ＲＰＣに“Ｈ”の制御信号ＲＰ
Ｃが加えられ、ビット線がプリチャージされる。
【０２０３】続いて、信号ＢＬＣＤが５Ｖになり、これ
にともない、リードデータが第１のラッチ回路にラッチ
される。この時、第２のラッチ回路ＤＲ２にラッチされ
たデータとコンパレートを行う。続いて、信号ＢＬＣＤ
は０Ｖとなり、データラッチ回路がメモリセルと切離さ
れる。続いて、信号ＶＲＥＡＤが５Ｖとなり、トランジ
スタＴ21、Ｔ22がオンし、第１のラッチ回路ＤＲ１にコ
ンパレート結果がラッチされる。このレベルは、図８３
に破線で囲んだ、書込みデータが“１”、ベリファイデ
ータが“０”という条件でもエラー判定がされる。つま
り、書込みデータが“１”、ベリファイデータが“０”
という、第１１の実施例では無視していた条件でも、ベ
リファイＮＧ信号が出力される。
【０２０４】ベリファイリード動作は、第１１実施例と
同様である。すなわち、プログラム動作から所定時間経
過後、ベリファイリードコマンドＣＦを入力すると、ベ
リファイ出力モードに入る。すると、／ＲＥを“Ｈ”→
“Ｌ”→“Ｈ”→“Ｌ”と順次に変化させることによっ
て、カラムアドレスＡＣが次々にインクリメントし、順
次にラッチデータの内容を２５６バイト分（２５６回）
出力する。図８２の回路構成では、図８３において説明
した、コンパレートした結果が出力される。すなわち、
ベリファイＮＧのビットに対しては“１”データが、そ
れ以外のビットに対しては“０”データがパラレルに出
力される。
【０２０５】以上には、コマンド入力により、プログラ
ム、ベリファイ、再プログラムを行う方式で説明した
が、プログラムコマンドを入力することにより、内部オ
ート動作によりベリファイ動作、再プログラム動作を行
い、ＰＡＳＳ、ＦＡＩＬ判定を行うようにすることもで
き、このようにすれば、さらに使いやすくなる。
【０２０６】図８４、図８５の基本概念ブロック図を示
す。プログラムオートコマンドはコマンドレジスタ回路
ＣＲにより解読される。この回路ＣＲの出力に基づい
て、論理回路ＬＯＧ１がパルス信号ＡＵＴＯｐｕｌｅｓ
を出力する。信号ＡＵＴＯｐｕｌｅｓは、フリップフロ
ップＦＦ１に入力され、プログラムモード信号ＰＲＯが
“Ｈ”レベルの状態でラッチされる。
【０２０７】次にＰＲＯの信号が“Ｈ”レベルになるこ
とによりプログラムが開始される。所定のプログラム時
間後、論理回路２からのプログラム終了信号ＰＲＯＥに
より、フリップフロップＦＦ１及びコマンドレジスタ回
路ＣＲをリセットする。プログラム終了信号ＰＲＯＥ
は、フリップフロップＦＦ１に入力するとともにフリッ
プフロップＦＦ１１にも入力され、ベリファイモードと
なる。所定のベリファイ時間は、バイナリカウンターＢ
Ｃ１１によりカウントされる。
【０２０８】このとき、前記説明のようなベリファイ動
作を行い、ベリファイＯＫか否かを判定する。もし、Ｎ
Ｇの場合は、プログラム回数をカウントするカウンタＰ
ＮＣのカウント値を１つ進めるとともに再プログラムを
行う。ＯＫの場合はｐａｓｓとする。
【０２０９】このようにすることにより、オートプログ
ラムコマンドを入力するだけでＰＡＳＳ、ＦＡＩＬの判
定が可能となり、使いやすくなる。
【０２１０】上記説明はプログラム動作をベースに説明
したが、消去動作についてもまったく同様に考えること
が可能である。
【０２１１】次に、ベリファイリードとオートプログラ
ムの組み合わせについて説明する。再プログラムを所定
の回数行っても、ベリファイがＮＧのままであると、そ
のページ（２５６バイト）はエラーとして扱われる。こ
こで、何ビットのセルがベリファイＮＧとなっているか
を外部から識別することができる。ここではこれをベリ
ファイリードモードと呼ぶことにする。以下、プログラ
ム→ベリファイリードの動作を図８６のタイムチャート
を用いて説明する。
【０２１２】プログラム動作は、前述したものと同様で
ある。プログラムコマンドＰＣが入力されるとプログラ
ムモードになる。外部からは、カラムアドレスとページ
を示すページアドレスが入力される。このとき、データ
レジスタ回路ＤＲのトランスミッショントランジスタＴ
Ｔを制御する信号ＢＬＣＤが“Ｌ”となり、トランジス
タＴＴがオフする（図５５参照）。また、これと共に、
昇圧回路ＳＵが動作し始め、次第に書込みプリチャージ
回路ＷＰＣに入力される信号ＢＬＣＲＬ、ＢＬＣＵが昇
圧してゆき、１０Ｖ程度まで上昇する。このとき、メモ
リセルアレイ群の中のビット線ＢＬの電位も、ＢＬＣＲ
Ｌの電位上昇と共に上昇する。このとき、選択されたＷ
Ｌは２０Ｖ程度の高電位に、ＮＡＮＤセル群のソース側
のセレクトゲートトランジスタのゲートは０Ｖに、他の
ゲートは１０Ｖ程度の中間レベルにそれぞれ設定され
る。
【０２１３】この状態で、カラムアドレスＡＣを順次変
化させ、書込みデータをデータレジスタ回路ＤＲへ入力
していく。図では／ＷＥが入力データのラッチ信号とし
て働いている。このとき、データレジスタ回路ＤＲへ入
力された書込みデータはそこにラッチされる。２５６バ
イト分の書込みデータがそれぞれデータレジスタ回路Ｄ
Ｒにラッチされると、信号ＢＬＣＵが“Ｌ”となって書
込みプリチャージ回路ＷＰＣはオフする。これと共に、
信号ＢＬＣＤが１０Ｖ程度にまで上昇してトランジスタ
ＴＴがオンし、ビットラインＢＬとデータレジスタ回路
ＤＲが接続される。このとき、データレジスタ回路ＤＲ
に供給される電源ＶＢＩＴも１０Ｖ程度にまで上昇す
る。この回路ＤＲに“１”がラッチされていれば、ビッ
ト線ＢＬの“Ｈ”がそのまま維持される。また、このデ
ータレジスタ回路ＤＲに“０”がラッチされていれば、
プリチャージされたビット線のレベルは“Ｌ”になり、
浮遊ゲートへの電子の注入が起る。このようにして、２
５６バイト分の書込みが同時に行われる。
【０２１４】続いて、所定時間経過後、一括ベリファイ
コマンドＶＣではなく、ベリファイリードコマンドＣＦ
を入力するとベリファイ出力モードに入る。カラムアド
レスＡＣを次々にインクリメントさせ、順次ラッチデー
タの内容を２５６バイト分（２５６回）出力する。ベリ
ファイＮＧのビットに対しては“１”が、それ以外のビ
ットに対しては“０”がパラレルに出力される。
【０２１５】このように、一括ベリファイ回路を用いた
構成で、ベリファイＮＧかどうかをチップ外部に出力す
ることができる。ここで、出力データは従来のような実
際にセルに書込まれたデータではなくて、再書込みをす
べきかどうかを示すベリファイＮＧ信号である。従っ
て、外部にコンパレート回路などを持つ必要なしに、書
込みエラーのおきたセル数をカウントすることができ
る。ベリファイリードで“０”が出力されたセルの合計
が“１”ページ分でのベリファイＮＧの合計である。ま
た、当然ではあるが、どこの番地でベリファイＮＧがあ
ったかを特定することができる。
【０２１６】次に、ベリファイＮＧのカウントとＥＣＣ
（エラーコレクト回路）と組合わせた実施例を説明す
る。一般に、記憶データの信頼性を高めるため冗長セル
を付加してエラーセルを補償する手法が使われている。
例えば、２５６バイト（２Ｋビット）のページに対して
６４ビットの冗長ビットを設ける。これに冗長ビットの
データとしてハミングの距離を用いたハミング符号化を
行うと、６ビットまでのデータ誤りを修正することがで
きる。さらに一般的に、Ｍビットのデータ列に対してＮ
ビットの冗長ビットを追加すると、 を満たすＴビットの誤りを修正できる。
【０２１７】ＥＣＣ回路を有する実施例のフローチャー
トを図８７に示す。書込み動作に入り、プログラムを開
始すると、１ページ（２５６バイト）分のデータが書込
まれる。さらに、エラーコレクト回路の６４ビットの冗
長セルに冗長データが書込まれる。続いて、ベリファイ
動作に入り、ベリファイＯＫならば書込みが異常なく終
了したことになり、書込み動作が終了する。ベリファイ
がＮＧであれば、次に、再プログラムが何回目かを示す
カウンターと比較して、これが３回目以下であれば再プ
ログラムを行う。再プログラムの設定回数（この場合３
回）を越えた場合、ベリファイリードを行う。ここで、
前述したように、１ページ分のＮＧビットの個数をカウ
ントする。続いて、このカウント結果が所定の冗長ビッ
ト数（この場合６４ビット）で修正することができるか
を比較し、これが出来れば、書込みＯＫとなり、書込み
動作が終了する。また、ＮＧビット数が冗長ビットでさ
えも救えないほど大きければ書込みエラーとなる。
【０２１８】このようにすると、書込みＮＧビットが生
じたとしてもＥＣＣで救済できる範囲内であれば書込み
エラーとならない。従って、このように記憶装置を構成
した場合、外部からみた書込みエラー数が従来と比較し
て大幅に低下する。とくに、経時劣化のあるＥＥＰＲＯ
Ｍでは効果が顕著である。
【０２１９】また、上記のような構成でＥＣＣ回路を付
加した場合、ＮＧビットがあるにも拘わらず書込みエラ
ーとならないことがある。しかし、ＮＧビットがＥＣＣ
で救済出来る範囲であるかを判定しながら、ＥＣＣの救
済限界にどれほど近づいているかを知ることができる。
例として、ＥＣＣの救済限界の８割がＮＧビットとなっ
たとき、警告を発するようにすれば良い。とくに、経時
劣化のあるＥＥＰＲＯＭではチップの寿命を判定する手
段となる。
【０２２０】さらに図５５、図６に示した実施例に説明
したようにベリファイ動作は一括で行える。従って、ベ
リファイ、を含めた書込み時間はそれほど長くならな
い。
【０２２１】以上、ＥＣＣを付加した実施例を説明した
が、これは、ワンチップで構成しても良いし、複数のＥ
ＥＰＲＯＭチップからなる記憶システムとして構成して
も良い。効果はまったく変らない。また、冗長コードの
生成法としてハミング方式を用いたが、これに限る必要
はなく、リードソロモン式符号化法、ＨＶ符号化法、フ
ァイアー符号化法、サイクリック符号化法等、種々の符
号化法を用いても良い。
【０２２２】以上、アドレス制御を外部入力で行う方法
で説明をおこなってきたが、以下にアドレスピンとデー
タ入力ピンを共通にした例を説明する。
【０２２３】図８８にその一例を示す。ここで、ＡＬ
Ｅ，ＮＷＰ，ＣＥ，ＮＷＥ，ＲＥは外部制御信号であ
る。これらの信号はそれぞれ対応する入力ピンから入力
され、チップの動作モードが決定される。また、制御回
路からは、チップがアクセス可能か、不可能かを示す信
号が、Ready ／Busyピンを介して、外部に出力される。
外部信号ＣＬＥはコマンド入力モードを決定する。外部
制御信号ＡＬＥはアドレス入力モードを決定する。外部
制御信号ＣＥはチップセレクト信号である。外部制御信
号ＮＷＥは、コマンド入力モード、アドレス入力モード
及びデータ入力で、それぞれの入力データを取り込むク
ロック信号の働きをする。外部制御信号ＲＥは、データ
読み出し時に入力されたアドレスから連続したアドレス
を読みだす際の、アドレスインクリメントと、出力バッ
ファのイネーブル機能を持つクロック信号である。
【０２２４】図８８は書き込みを行う場合の外部制御モ
ードを示すタイミングチャートである。ここで、まず、
コマンド入力モードで、シリアルデータ入力コマンド８
０Ｈが入力される。これにより、チップは、プログラム
開始番地を入力するため、アドレス入力モードとなる。
アドレス入力モードでは、外部制御信号ＮＷＥの３ステ
ップのクロックで、カラムアドレス及びページアドレス
を、アドレスバッファに取り込み、各内部アドレス信号
を入力アドレスデータに対応した所定の論理レベルに決
定する。このときReady ／Busy出力端子にReady 信号が
保持されるように構成されている。アドレス入力動作が
終了すると、信号ＳＤＩＣが“Ｌ”→“Ｈ”レベルに変
化する。このため、共通バスラインＩＯｉ／ＩＯｉＢ
に、書き込みデータ及びその反転データが、Ｉ／Ｏ入力
端子より、転送される。次に、外部制御信号ＮＷＥが
“Ｌ”レベルとなっている間、入力されたカラムアドレ
スに対応するカラムデコーダ出力信号ＣＳＬｎが“Ｈ”
レベルとなる。このようにしてデータレジスタ内にデー
タが転送される。
【０２２５】その結果、０番地からＮ−１番地までのデ
ータレジスタの内容は、イニシャライズされた時のデー
タ“１”となっている。Ｎ番地からＮ＋ｊ番地までのデ
ータレジスタには、Ｉ／Ｏ入出力端子から入力された、
データがラッチされている。
【０２２６】このデータ入力モード後、コマンド入力モ
ードで、オートプログラムコマンド１０Ｈを入力する
と、チップはメモリセルへの書き込みを行う。
【０２２７】この後は、前記説明の動作（プログラム→
ベリファイ→再プログラム）が自動的に行われる。
【０２２８】上記書き込み動作中は、Ready ／Busy出力
端子よりBusy信号が出力される。所定の書き込み時間が
経過すると、自動的にＲＥＡＤＹ信号が出力されるよう
に設定されている。この書き込みモードが正常に終了し
たかの検知は、コマンド入力モードで７０Ｈのフラグリ
ードコマンドを入力して、ベリファイの結果（信号ＰＥ
ＯＫ）をＩ／Ｏ入出力端子より読み出すことにより可能
である。
【０２２９】図８９は、前述した半導体メモリに、オー
トコマンドを用いずに書き込みを行う場合における外部
制御信号の入力波形と、データ入力タイミングを示す。
コマンド入力モードで、シリアルデータ入力コマンド８
０Ｈが入力される。これにより、チップはプログラム開
始番地を入力するため、アドレス入力モードとなる。ア
ドレス入力モードでは、前述の読みだしモードと同様
に、外部制御信号ＷＥが“Ｌ”レベルとなっている間に
入力された、カラムアドレスに対応するカラムデータ出
力信号が“Ｈ”レベルとなる。これにより、データレジ
スタのラッチ内容は、共通バスライン上の書き込みデー
タラッチに書き込まれる。このようにして順次、書き込
みデータがラッチされる。ラッチが終わると、プログラ
ムコマンド“４０Ｈ”が入力され、プログラムモードへ
移行する。
【０２３０】次に、ベリファイコマンドを入力すると、
ロウアドレスに応じたアドレスバッファ回路内の内部ア
ドレス信号に対応したワード線が選択される。更に、所
定のディレイ時間の後、選択されたワード線にコントロ
ールゲートが接続された１ページ分のメモリセルデータ
が、ビット線を介して読み出され、データレジスタにラ
ッチされる。次に、このデータレジスタの内容ＰＥを、
“Ｈ”→“Ｌ”→“Ｈ”と変化させ、カラムアドレスを
インクリメントさせ、順次、データをチップ外部に呼び
出す。読みだしたデータを、チップで、外部記憶書き込
みデータとコンパレートする。これにより、どの番地
で、何ビットがエラーとなったかを判定することができ
る。
【０２３１】図９０にその書き込み、ベリファイ動作を
行う場合の、外部制御信号の入力波形とデータ入力タイ
ミングを示す。まず、コマンド入力モードで、シリアル
データ入力コマンド８０Ｈが入力される。これにより、
チップはプログラム開始番地を入力するため、アドレス
入力モードとなる。アドレス入力モードでは、前述の読
みだしモードと同様に、外部制御信号ＷＥの３ステップ
のクロックで、カラムアドレス及びページアドレスを、
各々のアドレスバッファ回路に取り込み、各内部アドレ
ス信号を入力アドレスデータに対応した所定の論理レベ
ルに設定する。その後、外部制御信号ＷＥが“Ｌ”レベ
ルとなっている間に入力された、カラムアドレスに対応
するカラムデータ出力データが“Ｈ”レベルとなる。こ
れにより、データレジスタのラッチ内容は、共通バスラ
イン上の書き込みデータに書き込まれる。このようにし
て、順次、書き込みデータをラッチする。このラッチが
終わると、プログラムコマンド“４０Ｈ”が入力され、
プログラムモードへ移行する。このデータ書き込み時
は、次のベリファイリードコマンドが入力されるまでの
間、書き込みを行う。
【０２３２】次に、ベリファイコマンド（一括ベリファ
イ）を入力すると、前述の説明のように、一括ベリファ
イが行われる。次に、この状態で先述と同じように、Ｒ
Ｅを“Ｈ”→“Ｌ”→“Ｈ”と変化させ、カラムアドレ
スをインクリメントさせ、順次、データをチップ外部に
読み出す。
【０２３３】このようにすると、書き込みＮＧとなった
ビットからは、“０”データが、ＯＫとなったビットか
らは“１”データが出力される。このため、疑似的では
あるが、不良ビット数を判定することができる。図９１
は図９０に示したシステムの他の例である。ここでは、
ベリファイリードコマンドの入力後に、ＲＥを動かし、
カラムアドレスをインクリメントすることなく、フラグ
リードコマンド“７０Ｈ”を入力し、プログラムＯＫか
否かを出力する例を示した。このようにシステムを構成
しても、Fail／Passの判定は可能である。
【０２３４】周知のようにＮＯＲ型のメモリセルへのデ
ータの書き込みは、フローティングゲートへのホットエ
レクトロンの注入によりなされる。故に、書き込み時、
１つのメモリセル当たり１〜２ｍＡ程度の書き込み電流
を消費する。このため、ＮＡＮＤ Ｅ2 型では可能であ
るが、ＮＯＲ型では２５６バイト等のページ書き込みが
行なえない。しかしながら、ＮＯＲ型は、読み出しスピ
ードが速い等のメリットを有することから利用されてい
る。
【０２３５】ＮＯＲ型は、Ｅ2 故に、オンボード上での
データの書き換えが可能である。まず、アドレス指定を
行ない、書き込みデータを入力し、メモリセルへ書き込
みを行ない、次に書き込んだアドレスのデータを読みだ
し、データの比較を行ない、書き込みがなされたか否か
を判定する。
【０２３６】ボード上でこのような動作を行わせる場合
には、ＣＰＵが、データの書き込み、ベリファイ動作に
必要な信号を作ることになる。このため、この間、ＣＰ
Ｕが専有されてしまうという問題がある。
【０２３７】従って、書き込み、ベリファイ動作を、チ
ップ内部でオート化をすることにより、ＣＰＵを開放す
る方法が一般的となっている。
【０２３８】この時、書き込みデータをラッチする回路
と、読み出したデータをラッチする回路と、このデータ
を比較する回路とを設けた例もある（特願平３−１２５
３９９）。この例ではパターンエリアが比較的大きくな
り、チップサイズが大きくなるという問題がある。
【０２３９】以下に説明する実施例は、比較的小さなパ
ターンエリアで、書き込みだけでなく、消去時にも使え
るようにしたものである。
【０２４０】即ち、これまでに述べた実施例は、ＮＡＮ
Ｄ構造のメモリセルを例にしたものであるが、以下に
は、２層構造のＮＯＲ型のセルを用いた場合の一括ベリ
ファイ方式について述べる。即ち、図９２〜図９４に２
層構造のメモリセル（ＥＥＰＲＯＭ）の一例を示す。
【０２４１】図９２はパターン平面図、図９３は図９２
のＢ−Ｂ′線断面図、図９４は図９２のＣ−Ｃ′線断面
図である。これらの図において、２１１は第１層目の多
結晶シリコンからなる浮游ゲート（ＦＧ）である。２１
２は第２層目の多結晶シリコンからなる制御ゲート（Ｃ
Ｇ）である。この制御ゲート２１２はメモリセルのワー
ド線として使用される。
【０２４２】また、２１３は、Ｐ型の基板である。２１
４および２１５は、この基板２１４上に形成されたＮ+
型拡散層からなるソース（Ｓ）及びドレイン（Ｄ）であ
る。２１６は、コンタクトホールである。２１７は、こ
のコンタクトホール２１７を介して、上記ドレイン２１
６と接続されるアルミニウム層（ビット線ＢＬ）であ
る。さらに、２１８は浮游ゲートトランジスタ分のゲー
ト絶縁膜であり、厚さは１００オングストロームであ
る。２１９は、浮游ゲート２１１と制御ゲート１２との
間に設けられた絶縁膜であり、例えばＯ−Ｎ−Ｏ構造
（Oxide-Nitride-Oxide ）の３層構造膜で構成されてお
り、厚さは酸化膜換算で約２００オングストロームであ
る。２２０はフィールド絶縁膜であり、２２１は層間絶
縁膜である。
【０２４３】次に、動作原理を説明する。消去時には、
ソース２１４に消去電圧１２Ｖを印加し、ドレイン２１
５をフローティング状態とし、制御ゲート２１３を０Ｖ
とする。これにより、薄いゲート絶縁膜１８を介して、
浮游ゲート２１１とソース２１４との間に、高電圧が印
加される。これによりファウラー・ノルトハイムのトン
ネル効果により、浮游ゲート２１１中の電子が、ソース
２１４に放出され、消去が行われる。
【０２４４】書き込み時には、ドレイン２１５に約６Ｖ
を、ソース２１４に０Ｖを、制御ゲート２１３に１２Ｖ
をそれぞれ印加する。これにより、ドレイン近傍で、イ
ンパクト・アイオナイゼーションが起こり、電子が浮游
ゲート１１に注入され、書き込みが行なわれる。
【０２４５】読み出し時には、ドレイン２１５に１Ｖ
を、ソース２１４に０Ｖを、制御ゲート２１３に５Ｖを
加える。このとき、浮游ゲート２１１中に電子が有るか
否かによりオフ／オンし、それぞれ、データ“０”又は
“１”を示すことになる。
【０２４６】このようなメモリセルを用いた半導体集積
回路、例えば４ビット構成でのフラッシュ型ＥＥＰＲＯ
Ｍは、図９５に示すように構成される。
【０２４７】図９５において、Ａ0 〜Ａi はローアドレ
ス入力信号であり、ローアドレス・バッファ回路１によ
り増幅・整形されたのち、ローデコーダ回路２に入力す
る。Ｂi+1 〜Ｂj はカラムアドレス入力信号であり、カ
ラムアドレス・バッファ回路３により増幅・整形された
のち、カラムデコーダ回路４に入力する。ローデコーダ
回路２は、複数のワード線ＷＬのうちの１本だけを選択
する。カラムデコーダ回路４は、各カラム選択ゲート回
路６中の１本のゲート６Ａを選択的にオンして、ビット
線ＢＬを各Ｉ／Ｏ毎に１本、都合４本だけ選択する。こ
れによって、メモリセルアレイ５の中から、各Ｉ／Ｏ毎
に１個、都合４個のメモリセルＭＣが選択される。選択
された各メモリセルＭＣの情報が、それぞれセンスアン
プ回路７で検知・増幅される。各センスアンプ回路７の
出力が、各出力バッファ回路８を経て、チップ外部へ読
出される。つまり、４つの情報が同時に外部に出力され
る。
【０２４８】図９５においては、メモリセルアレイ５は
４つのメモリセルアレイユニット（ＭＣＡＵ）５Ａから
構成される。各ユニット５Ａは、説明を簡単にするた
め、４本のワード線ＷＬと、４本のビット線ＢＬと、１
６個のメモリセルＭＣと、４つのリファレンスメモリセ
ルＲＭＣとを有するものとしている。４本のビット線Ｂ
Ｌに対応させて、カラム選択ゲート回路６中のゲート６
Ａも、４つとしている。これらのゲート６Ａのうちの１
つが、カラムデコーダ回路４によって、オンさせられ
る。リファレンスメモリセルＲＭＣは、途中にリファレ
ンスゲートＲＢＴを有するリファレンスビット線ＲＢＬ
によって、センスアンプ回路（ＳＡ）７に接続されてい
る。
【０２４９】このような構成のＥＥＰＲＯＭに対する４
ビットデータの書き込みは次のようにして行われる。即
ち、４つの入出力兼用パッド（図示せず）から、４つの
データを、各Ｉ／Ｏ毎に、読み込む。読み込んだデータ
に応じて、書き込み回路１０が、ビット線ＢＬの電位を
設定する。つまり、書き込み回路１０は、書き込みデー
タが“０”のときは高電位を、“１”のときには低電位
を、入力アドレス信号により選択されるビット線ＢＬに
それぞれ供給する。このとき、入力アドレス信号により
選択されるワード線ＷＬにも高電位が出力される。
【０２５０】即ち、“０”データ書き込みのときは、選
択されたワード線ＷＬと、データを書き込むべきビット
線ＢＬとが高電位となる。これにより、メモリセルＭＣ
のドレインＤ近傍で発生したホットエレクトロンが、メ
モリセルＭＣの浮游ゲートＦＧに注入される。これによ
り、メモリセルＭＣのしきい値電圧が正方向へシフトさ
れ、“０”データがメモリされる。
【０２５１】一方、“１”データを書き込む時は、ビッ
ト線ＢＬは低電位となる。これにより、浮游ゲートＦＧ
へ電子が注入されることはなく、メモリセルＭＣのしき
い値電圧もシフトしない。これにより、“１”データが
記憶される。
【０２５２】一方、データを消去する時は、メモリセル
のソースを高電圧にする。これにより、浮游ゲートＦＧ
に注入されている電子が、Ｆ−Ｎ（ファウラーノルドハ
イム）のトンネル効果により、放出させられる。
【０２５３】図９６は、図９５の一部を具体的に表わし
たものであり、これらの図において同一の符号は同一の
回路を示している。図９６は、特にセンスアンプ回路
（ＳＡ）７及びコンパレート回路９を具体的に示してい
る。さらに、コンパレート回路９に比較対象としての一
方の信号を入力する回路ＩＮＣＩＲと、コンパレート回
路９の出力を受ける一括ベリファイ回路ＶＥＣＩＲを示
している。
【０２５４】前にも述べたように、ＭＣは浮游ゲート型
ＭＯＳトランジスタからなるメモリセル、ＲＭＣは浮游
ゲート型ＭＯＳトランジスタからなるリファレンスメモ
リセル（ダミーセル）、ＢＬはビット線、ＲＢＬはリフ
ァレンスビット線、ＲＢＴはカラム選択ゲート用トラン
ジスタ６Ａの１個と等価なダミービット線選択用トラン
ジスタである。このトランジスタＲＢＴは、そのゲート
にＶCC電位が与えられ、リファレンスビット線ＲＢＬに
挿入されている。ＢＡＳは複数のカラム選択ゲート用ト
ランジスタ６Ａ，６Ａ，…が並列に接続されているバス
線、ＬＤ１はこのバス線ＢＡＳに接続されている第１の
負荷回路（バイアス回路）、ＬＤ２はこのリファレンス
ビット線ＲＢＬに接続されている第２の負荷回路（バイ
アス回路）である。第１の負荷回路ＬＤ１の出力側のビ
ット線ＢＬ′の電位Ｖinと、第２の負荷回路ＬＤ２の出
力側のリファレンスビット線ＲＢＬ′の電位（基準電
位）Ｖref とは、データ検知回路２８（例えばＣＭＯＳ
カレントミラーによって構成される）に加えられる。
【０２５５】上記センスアンプ回路（ＳＡ）７におい
て、ＶCC電源とデータ検知回路部２８との間には、活性
化制御用のＰチャネルトランジスタＰ４が接続されてい
る。このトランジスタＰ４のゲートには反転信号／ＣＥ
＊１が与えられる。このトランジスタＰ４がオフの時に
は、データ検知回路部２８が非動作状態となって、電流
消費が低減される。また、データ検知回路部２８の出力
端ＤＳＯと接地端との間には、ゲートに反転信号／ＣＥ
＊１が与えられるＮチャネルトランジスタＮ７が接続さ
れている。
【０２５６】センスアンプ回路７において、リファレン
スメモリセルＲＭＣのデータに基づいて生成されるリフ
ァレンスビット線ＲＢＬの基準電位Ｖref と、選択され
たメモリセルから読出されたデータに基づいて生成され
るビット線ＢＬの電位Ｖinとが、比較される。この比較
結果に基づいて、メモリセル中の記憶データを検知し、
３つのインバータを介して出力バッファ回路８へ出力す
る。
【０２５７】センスアンプ回路７の出力は、コンパレー
ト回路９の一方の入力端へも入力される。コンパレート
回路９の他方の入力端へは、Ｉ／Ｏ pad へ加えられた
信号（書き込みデータ）が加えられる。コンパレート回
路９においては、これらの２つの入力信号を比較して、
その結果（ＶＲ０）を一括ベリファイ回路ＶＥＣＩＲに
加える。一括ベリファイ回路ＶＥＣＩＲには、これ以外
の３ビットにおけるコンパレート回路９，からの出力Ｖ
Ｒ１，ＶＲ２，ＶＲ３も加えられる。一括ベリファイ回
路ＶＥＣＩＲは、これらの出力ＶＲ０，ＶＲ１，ＶＲ
２，ＶＲ３の全てが書き込みＯＫを示すときにのみ出力
回路Ｄout からの出力を許容する。これ以外の場合、つ
まり、出力ＶＲ０〜ＶＲ３のうちの１つでも、書き込み
ＮＧを示す場合には、出力回路Ｄout からの出力を阻止
する。
【０２５８】図９７及び図９８は、それぞれ、プログラ
ムベリファイ時及びイレーズベリファイ時におけるコン
パレート回路９からの出力ＶＲ０を示す。図９７（ａ）
は、“１”ライトの場合を示している。プログラムＯＫ
の場合は、センスアンプ出力ＤＳ０が“１”となる。こ
れにより、コンパレート出力ＶＲ０も“１”、即ち、プ
ログラムＯＫを示す。図９７（ｂ）は、“０”ライトの
場合を示す。“０”ライトＮＧの場合にはセンスアンプ
出力ＤＳ０が“１”を示す。このため、コンパレート回
路出力ＶＲ０は“０”、即ち、プログラムＮＧを示す。
図９７（ｃ）は、“０”ライトの場合を示す。“０”ラ
イトＯＫの場合には、センスアンプ出力ＤＳ０が“０”
を示す。このため、コンパレート回路出力ＶＲ０は
“Ｈ”、即ち、プログラムＯＫを示す。なお、コンパレ
ート回路出力ＶＲ０〜ＶＲ３の全てが“Ｈ（プログラム
ＯＫ）”を示すときには、一括ベリファイ回路出力ＰＶ
ＦＹは“Ｈ”を示す。図９８からわかるように、イレー
ズＯＫ／ＮＧの場合は、センスアンプ出力ＤＳ０は“１
／Ｏ”を示す。これに応じて、コンパレータ回路出力Ｖ
Ｒ０は、“１／Ｏ”を示す。コンパレート回路出力ＶＲ
０〜ＶＲ３の全てがイレーズＯＫを示すときには、一括
ベリファイ回路出力ＥＶＦＹは“１”となる。コンパレ
ート回路出力ＶＲ０〜ＶＲ３の１つでもイレーズＮＧを
示すときには、前記出力ＥＶＦＹは“０”となる。
【０２５９】次に、図９９にさらに異なる実施例を示
す。この実施例は、特開平３−２５０４９５号公報の図
６に示されるメモリセルに一括ベリファイ回路を組み込
んだものである。この図９９において、図９６と同様の
回路にはそれと同一の符号を付している。
【０２６０】この図９９の装置における、イレーズ、ラ
イト、及びリード時における各部位への印加電圧は、表
６に示される。
【０２６１】 表 ６ I/Oパッド ＢＳＬ ＢＬ ＷＬ Ｖss イレーズ − 0 V フロー 20 V 0 V （電子注入） ティング ライト "0"ライト（電子抜かず) 0 V 22 V 0 V 0 V フローティング "1"ライト（電子抜き） 5 V 22 V 20 V 0 V フローティング 非選択セル − 22 V 0V/20V 10 V フローティング リード − 5 V 1 V 5 V 0 V この図９９における装置におけるプログラムベリファイ
及びイレーズベリファイの動作は、前述の図９０におけ
る動作と同様であるため、説明を省略する。
【０２６２】次に、上述したような一括ベリファイ機能
を有する不揮発性半導体記憶装置を用いた記憶システム
の例を説明する。
【０２６３】通常、記憶システムは、最小限のコストで
最大限の能力を引き出すために、階層的に構成されてい
る。それらの１つとしてのキャッシュシステムは、メモ
リアクセスの局所性を利用したものである。通常のキャ
ッシュシステムを用いた計算機は、ＣＰＵに加え、高速
で小容量のＳＲＡＭと低速で大容量のＤＲＡＭとを具備
している。このようなキャッシュシステムでは、アクセ
ス時間の長いＤＲＡＭ等で構成された主記憶の一部を、
アクセス時間の短いＳＲＡＭ等で置き換え、これにより
実効的なアクセス時間を短縮している。つまり、ＣＰＵ
などからアクセスする際に、ＳＲＡＭ内にデータがあれ
ば（すなわちキャッシュがヒットしたときは）高速動作
可能なＳＲＡＭからデータを読み出し、ヒットしない場
合（ミスヒットの場合）はＤＲＡＭ等の主記憶からデー
タを読み出す。キャッシュ容量及び置き換え方式が適当
であれば、ヒット率が９５％を越え、平均的なアクセス
は非常に高速化される。
【０２６４】上述したようなＮＡＮＤ型ＥＥＰＲＯＭ等
では、書き込み及び消去をページ単位（たとえば２Ｋビ
ット）で行うことが可能である。ページ単位での処理に
より、書き込み及び消去が非常に高速になる。しかしな
がら、このような装置では、ランダムアクセスを犠牲に
しているため、ＳＲＡＭやＤＲＡＭ等のＲＡＭから構成
されるキャッシュメモリが必須である。ＮＡＮＤ型ＥＥ
ＰＲＯＭ等の不揮発性記憶装置にキャッシュシステムを
適用すると、書き込み回数が減り、その結果としてチッ
プの寿命が延びる。
【０２６５】不揮発性半導体記憶装置を用いたメモリシ
ステムの第１の実施例を説明する。図１００はその回路
構成を示している。このシステムは、ＲＯＭ１２１と制
御回路１２２を有する。ＲＯＭ１２１は、一括ベリファ
イ機能を有する。制御回路１２２は、ＲＯＭ１２１の書
き込みを制御するもので、少なくとも内部に書き込みデ
ータレジスタを有する。この書き込み制御回路１２２
は、ＲＯＭ１２１が出力する一括ベリファイ信号に応答
して、次に書き込むべきページデータを出力する。この
制御回路は、ＣＰＵを用いて構成しても良いし、ゲート
アレーやＳＲＡＭを含む複数チップで構成しても良い。
【０２６６】上述したようなＮＡＮＤ型ＥＥＰＲＯＭで
は、一括消去ブロックは通常数ページにわたる。従っ
て、キャッシュメモリなどのシステムを構成したときに
は、一括消去ブロック毎に書き込みを行う。例えば、上
述の８ＮＡＮＤ型のメモリセルを有するＮＡＮＤ型ＥＥ
ＰＲＯＭでは、２Ｋビット（１ページ）×８＝１６Ｋビ
ット（８ページ）で１つの一括消去ブロックを構成して
おり、書き込みもこのブロック単位で行う。従って、書
き込み動作には常に８ページの書き込みが伴う。
【０２６７】図１００に示した回路では、ＲＯＭ１２１
が出力する一括ベリファイ信号ＶＦＹを用いて次のペー
ジの書き込み動作を行う。すなわち、１ページ目のデー
タをラッチした後はＲＯＭ内部で書き込み及びベリファ
イが繰り返えされる。１ページ分のすべてのデータの書
き込みが完了すると、１ページ目についての一括ベリフ
ァイ信号ＶＦＹが出力される。この一括ベリファイ信号
ＶＦＹを制御回路１２２が検知し、２ページ目のデータ
をＲＯＭ１２１にラッチする。続いて、ＲＯＭ内部で２
ページ目についての書き込み及びベリファイが繰り返さ
れ、１ページ分のすべてのデータの書き込みが完了する
と、２ページ目についての一括ベリファイ信号ＶＦＹが
出力される。３ページ目以降についても上記と同様にし
て書き込まれる。
【０２６８】例えば、上述のような８ＮＡＮＤ型のメモ
リセルを有するＮＡＮＤ型ＥＥＰＲＯＭでは、一回の書
き込み動作において、制御回路１２２は８ページ分のデ
ータ転送を行い、２ページ目以降は前ページにおける一
括ベリファイ信号を検知した後ページデータの転送を行
う。
【０２６９】以上に説明したように、本実施例による
と、制御回路１２２からＲＯＭ１２１への書き込みペー
ジデータの転送を、一括ベリファイ信号に基づいて行う
ことができる。従来は、外部に比較回路やベリファイ読
み出し用の大容量のレジスタを設けていたが、本実施例
ではそのようにする必要がない。これにより、制御回路
１２２の構成は非常に簡単になる。
【０２７０】上述の実施例は、制御回路１２２に対して
ＲＯＭ１２１が一つである構成を示す。これに対し、一
括ベリファイ信号を出力するＲＯＭを複数個有するメモ
リシステムを構成することもできる。図１０１は、この
一例を示す。このシステムは、上述したような一括ベリ
ファイ機能を有する。このシステムは、ＲＯＭ１０１〜
１０３とＲＡＭ１０４と制御回路１０５とを有する。Ｒ
ＯＭ１０１〜１０３は、書き込みが終了すると一括ベリ
ファイ信号を出力する。ＲＡＭ１０４は、図示しないＣ
ＰＵからのアクセスに対してキャッシュメモリとして用
いられる。制御回路１０５は、ＲＡＭ１０４とＲＯＭ１
０１〜１０３との間のデータ転送の制御を行う。ＲＡＭ
１０４とＲＯＭ１０１〜１０３との間におけるデータ転
送は、データバス１０６を介して行われる。ＲＯＭ１０
１〜１０３が主記憶を構成し、キャッシュメモリとして
用いられるＲＡＭ１０４よりははるかに大容量である。
マッピング方法は、一般的な４ウェイが望ましいが、ダ
イレクトマッピングやフルアソシェイティブ等、既存の
種々の態様のマッピングが可能である。キャッシュメモ
リにおけるブロックは、一括消去ブロックと同じ容量と
する。
【０２７１】次に、一括消去ブロックが１６Ｋで、マッ
ピング方法が４ウェイの時を説明する。この時、ＳＲＡ
Ｍは６４Ｋビットであり、４個の１６Ｋのブロックを有
する。これらのブロックは、ＲＯＭ内の一括消去ブロッ
クのコピーデータを一時的に保持している。例えば、Ｒ
ＯＭ内の２、３、４、５番目の一括消去ブロック中のデ
ータについてアクセスが行われているとする。このとき
には、これらのデータのコピーデータが、ＳＲＡＭ内の
４個のブロックに、一時的に、保持されている。
【０２７２】図示しないＣＰＵから、例えば３番目の一
括消去ブロックに対して書き込み及び消去動作が行われ
るとする。この際には、すでにそのデータのコピーがＳ
ＲＡＭ内に存在する（ヒットする）ため、ＲＯＭに対し
て直接アクセスすることはなく、高速なＳＲＡＭのみを
介してデータのやりとりが行われる。
【０２７３】図示しないＣＰＵから、例えば６番目の一
括消去ブロックに対して読み出しが行われるとする。こ
の際には、当該一括消去ブロックのデータのコピーは、
ＳＲＡＭには存在しない（ミスヒットする）ため、ＲＯ
Ｍから読み出したデータをＳＲＡＭに転送する必要があ
る。しかし、これに先立って、ＳＲＡＭ内のブロックの
一つをＲＯＭに書き戻しておく必要がある。例えば、２
番目の一括消去ブロックのデータをＳＲＡＭからＲＯＭ
に書き戻す際には、ＲＯＭの当該一括消去ブロックの全
データを消去し、引き続いてＳＲＡＭのブロックデータ
を順次転送して書き込みを行う。この書き戻し動作にお
いて、消去ベリフィイ信号を用いることができる。この
消去ベリファイ信号（消去動作が完了したことを示す）
に応答して、ＳＲＡＭから、１ページ目のデータが転送
される。続いて、２ページ目以降のデータの転送は、上
述したように、前ページの一括ベリファイ信号を検知す
ることにより行うことができる。上述した８ＮＡＮＤ型
ＥＥＰＲＯＭでは、８ページ分のデータ転送が必要であ
る。続いて、６番目の一括消去ブロックの全データを、
ＳＲＡＭの空いたブロックにコピーし、当該アドレスに
おけるデータをＳＲＡＭがＣＰＵに出力する。
【０２７４】図示しないＣＰＵから、例えば７番目の一
括消去ブロックに対して書き込みが行われるとする。こ
の際には、当該一括消去ブロックのデータのコピーは、
ＳＲＡＭには存在しない（ミスヒットする）。従って、
上述の書き戻し動作と読み出し動作を、ＳＲＡＭへの書
き込み動作に先立って、行う必要がある。例えば、３番
目の一括消去ブロックのデータを、ＳＲＡＭからＲＯＭ
に書き戻す際には、ＲＯＭの当該一括消去ブロックの全
データを消去し、引き続いてＳＲＡＭのブロックデータ
を順次転送して書き込みを行う。この書き戻し動作にお
いて、消去ベリファイ信号を用いることができる。この
消去ベリファイ信号（消去動作が完了したことを示す）
に応答して、ＳＲＡＭから、１ページ目のデータが転送
される。続いて、２ページ目以降のデータの転送は、上
述したように、前ページの一括ベリファイ信号を検知す
ることにより行うことができる。上述した８ＮＡＮＤ型
ＥＥＰＲＯＭでは、８ページ分のデータ転送が必要であ
る。続いて、７番目の一括消去ブロックの全データをＳ
ＲＡＭの空いたブロックにコピーし、さらに、ＣＰＵか
ら書き込みの要求があったデータをＳＲＡＭ中の対応す
る領域に書き込む。
【０２７５】このように、一括ベリファイ信号を出力す
るＲＯＭは、ＳＲＡＭ等と組み合わせて容易にキャッシ
ュシステムを構成することができる。ミスヒット時のデ
ータ書き戻しに一括ベリファイ信号を用いるためであ
る。
【０２７６】続いて、一括ベリファイ機能を有するメモ
リシステムの第３の実施例を説明する。図１０２はその
回路例を示している。すなわち、一括ベリファイ機能を
有するＲＯＭ１１１、１１２と、書き込みを制御し少な
くとも内部に書き込みデータレジスタを有する制御回路
１１３とを有する。この制御回路１１３は、ＣＰＵを用
いて構成しても良いし、ゲートアレーやＳＲＡＭを含む
複数チップで構成しても良い。また、ＲＯＭ１１１及び
ＲＯＭ１１２は１チップ上に混載しても良いし、複数チ
ップで構成しても良い。
【０２７７】連続したページデータはＲＯＭ１１１とＲ
ＯＭ１１２とに交互に格納される。例えば１、３、５、
…、（２Ｎ−１）ページ目は、ＲＯＭ１１１に、２、
４、６、…、（２Ｎ）ページ目はＲＯＭ１１２に格納さ
れる。上述したように、書き込みモードにおける動作
は、チップ内部の書き込みデータラッチにページデータ
を転送する動作と、これに続く書き込み及びベリファイ
動作とからなる。このシステムでは、書き込みデータを
ＲＯＭ１１１に転送している間に、ＲＯＭ１１２の書き
込み及びベリファイを行う。さらに、複数のページにわ
たるデータを書き込む際は、ＲＯＭ１１１とＲＯＭ１１
２とに、交互にデータ転送を行う。
【０２７８】図１０１に示した回路構成においても、書
き込みデータ転送の制御はＲＯＭが出力する一括ベリフ
ァイ信号を用いる。はじめに、１ページ目のデータがＲ
ＯＭ１１１に転送され、続いてＲＯＭ１１１について書
き込み及びベリファイ動作が行われる。ＲＯＭ１１１に
書き込み及びベリファイ動作が行われている間に、制御
回路１１３は、ＲＯＭ１１２に２ページ目のデータを転
送し引き続いて書き込み及びベリファイ動作を行う。Ｒ
ＯＭ１１１について１ページ目の書き込みが終了すると
一括ベリファイ信号が出力される。これに応じて、制御
回路１１３は、３ページ目のデータをＲＯＭ１１１に転
送し引き続いて書き込み及びベリファイ動作を行う。４
ページ目以降のページ書き込みについても、上記と同様
である。
【０２７９】以上説明したように、第３の実施例による
と、制御回路１１３からＲＯＭ１１１、１１２への書き
込みページデータの転送を、一括ベリファイ信号をもと
に行うことができる。本実施例は、従来と異なり、外部
に比較回路やベリファイ読み出し用の大容量のレジスタ
を設ける必要がなく、制御回路１１２の構成は非常に簡
単になる。また、書き込みを交互に行うため、書き込み
時間が高速になる。ただし、一括消去ブロックの大きさ
は２倍になる。
【０２８０】
【発明の効果】本発明によれば、複数のメモリセルのそ
れぞれに関しての書き込み、消去が適正に行われたか否
かを迅速に検知して、対象とする全てのメモリセルに関
しての書き込み、消去を迅速に行うことができ、しかも
書き込み、消去を繰り返してもメモリセルにおけるしき
い値の変動しすぎを防止することができる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの構成を示すブロック図。
【図２】第１の実施例におけるＮＡＮＤセル構成を示す
平面図と等価回路図。
【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。
【図４】第１の実施例におけるメモリセルアレイの等価
回路図。
【図５】第１の実施例におけるビット線制御回路部の構
成を示す図。
【図６】第１の実施例におけるビット線制御回路部と他
の回路との接続関係を示す図。
【図７】第１の実施例におけるデータ書込み／書込み確
認動作を示すタイミング図。
【図８】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの構成を示すブロック図。
【図９】第２の実施例におけるビット線制御回路の構成
を示す図。
【図１０】第２の実施例におけるプログラム終了検知回
路の構成を示す図。
【図１１】第２の実施例における書込み確認動作を示す
タイミング図。
【図１２】データラッチ部とプログラム終了検知回路の
別の実施例を示す図。
【図１３】データラッチ部とプログラム終了検知回路の
別の実施例を示す図。
【図１４】ＮＯＲ型フラッシュＥＥＰＲＯＭについての
実施例の回路図。
【図１５】しきい値分布図。
【図１６】データラッチ部とプログラム終了検知回路の
別の実施例を示す図。
【図１７】データラッチ部とプログラム終了検知回路の
別の実施例を示す図。
【図１８】第３の実施例における書込み／書込み確認時
のアルゴリズムを示す図。
【図１９】データラッチ兼センスアンプと書込み終了検
知用トランジスタを模式的に示す図。
【図２０】図１９の書込み終了検知用トランジスタとヒ
ューズ用不揮発性メモリの構成を示す図。
【図２１】図２０の構成とは別の構成例を示す図。
【図２２】図１９の回路を用いた場合のプログラムアル
ゴリズムを示す図。
【図２３】図１９とは別の回路構成を示す図。
【図２４】第４の実施例におけるビット線制御回路の構
成を示す図。
【図２５】第３，４の実施例におけるビット線制御回路
の他の構成例を示す図。
【図２６】３，４の実施例におけるビット線制御回路の
他の構成例を示す図。
【図２７】３，４の実施例におけるビット線制御回路の
他の構成例を示す図。
【図２８】第３の実施例におけるビット線制御回路のデ
ータラッチ部に一括して同一のデータをラッチさせる動
作のタイミングを示す図。
【図２９】第４の実施例におけるビット線制御回路のデ
ータラッチ部に一括して同一のデータをラッチさせる動
作のタイミングを示す図。
【図３０】第３の実施例の変形例で、１つのＣＭＯＳＦ
Ｆを隣り合う２本のビット線で共有した回路構成を示す
図。
【図３１】図３０の構成の他の例を示す図。
【図３２】第５の実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭの構成を示す図。
【図３３】メモリセルアイレイ及びその周辺回路の具体
的な構成を示す図。
【図３４】第５の実施例における書込み時の動作を示す
タイミング図。
【図３５】第５の実施例における読出し動作を示すタイ
ミング図。
【図３６】第６の実施例でのメモリセルアレイ及びその
周辺回路の具体的構成を示す図。
【図３７】第６の実施例のおける書込み動作を示すタイ
ミング図。
【図３８】第６の実施例における読出し動作を示すタイ
ミング図。
【図３９】第３３に示される実施例の変形例を示す図。
【図４０】図３６に示される実施例の変形例を示す図。
【図４１】図３６に示される実施例の変形例を示す図。
【図４２】図３６に示される実施例におけるビット線の
置き換えを模式的に示す図。
【図４３】図３６に示される実施例におけるビット線の
置き換えを模式的に示す図。
【図４４】データラッチ兼センスアンプを４本のビット
線で共有した実施例を示す図。
【図４５】図４４の実施例におけるビット線の置き換え
を模式的に示す図。
【図４６】図４４の実施例におけるビット線の置き換え
を模式的に示す図。
【図４７】図３９に示される実施例の変形例を示す図。
【図４８】図４０に示される実施例の変形例を示す図。
【図４９】図４１に示される実施例の変形例を示す図。
【図５０】本発明に係る不揮発性半導体メモリ装置の第
７実施例を示すブロック図である。
【図５１】第７実施例におけるセンスアンプ兼ランチ回
路の回路図である。
【図５２】第７実施例における消去動作を説明するため
のフローチャートである。
【図５３】本発明の第８実施例を示すブロック図であ
る。
【図５４】第８実施例におけるセンスアンプ兼ラッチ回
路の回路図である。
【図５５】本発明の第９実施例におけるセンスアンプ兼
ラッチ回路の回路図である。
【図５６】本発明の第１０実施例におけるセンスアンプ
兼ラッチ回路の回路図である。
【図５７】本発明の第１１実施例の全体構成図。
【図５８】図５７のタイミングチャート。
【図５９】図５７のリードマージンの説明図。
【図６０】図５７の消去（イレーズ）フローチャート。
【図６１】イレーズフローチャート。
【図６２】図５７の出力回路の詳細例。
【図６３】従来のメモリの部分図。
【図６４】プログラムベリファイ時のタイミングチャー
ト。
【図６５】書き込みデータＷＤとベリファイデータＶＤ
の組み合わせを示す図。
【図６６】ベリファイ後の電位レベルの分布及びビット
ラインのしきい値依存性を示す図。
【図６７】プログラムベリファイのタイミングチャー
ト。
【図６８】書き込みデータＷＤとベリファイデータＶＤ
の組み合わせを示す図。
【図６９】ベリファイ後の電位レベルの分布及びビット
ラインのしきい値依存性を示す図。
【図７０】再書き込みトランジスタの他の例。
【図７１】本発明の実施に使用される一般的回路図。
【図７２】本発明の実施に使用される一般的回路図。
【図７３】本発明の実施に使用される一般的回路図。
【図７４】本発明の実施に使用される一般的回路図。
【図７５】本発明の実施に使用される一般的回路図。
【図７６】本発明の実施に使用される一般的回路図。
【図７７】本発明の実施に使用される一般的回路図。
【図７８】実施例としてのチップ回路図及びしきい値分
布図。
【図７９】実施例としてのチップの他の回路図。
【図８０】ベリファイレベル設回路。
【図８１】Ｖwell回路の詳細例。
【図８２】第１１実施例（図５５）の変形例。
【図８３】図８２の動作説明のための図表。
【図８４】オートプログラムの概念図。
【図８５】図８４のフローチャート。
【図８６】プログラム動作後のベリファイ動作のタイミ
ングチャート。
【図８７】ＥＣＣ回路を有する実施例のフローチャー
ト。
【図８８】外部制御モードのタイミングチャート１。
【図８９】外部制御モードのタイミングチャート２。
【図９０】外部制御モードのタイミングチャート３。
【図９１】外部制御モードのタイミングチャート４。
【図９２】ＥＥＦＲＯＭの平面パターン図。
【図９３】図９２のＢ−Ｂ線断面図。
【図９４】図９２のＣ−Ｃ線断面図。
【図９５】４ビットフラッシュＥＥＰＲＯＭのブロック
図。
【図９６】図９５の一部詳細図。
【図９７】プログラムベリファイ時のタイミングチャー
ト。
【図９８】イレーズベリファイ時のタイミングチャー
ト。
【図９９】さらに異なる実施例の回路図。
【図１００】実施例としての記憶システム。
【図１０１】異なる実施例としての記憶システム。
【図１０２】さらに異なる実施例としての記憶システ
ム。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−77946 (32)優先日 平成４年３月31日(1992．3．31) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−105831 (32)優先日 平成４年３月31日(1992．3．31) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−175693 (32)優先日 平成４年７月２日(1992．7．2) (33)優先権主張国 日本（ＪＰ） 前置審査 (72)発明者 中 井 弘 人 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 田 中 義 幸 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 白 田 理一郎 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 有 留 誠 一 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 伊 藤 寧 夫 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 岩 田 佳 久 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 中 村 寛 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 大 平 秀 子 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 岡 本 豊 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 浅 野 正 通 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 徳 重 芳 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (56)参考文献 特開 平３−286497（ＪＰ，Ａ) 特開 平２−249197（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (37)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の不揮発性メモリセルと複数のビット
    線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 前記複数のデータ記憶回路に記憶されている全ての制御
    データが前記第２の論理レベルであるか否かを検出し、
    入力される書き込みフラグ読み出しコマンドに応答し
    て、前記複数のデータ記憶回路に記憶されている全ての
    制御データが前記第２の論理レベルである場合に書き込
    み成功フラグデータを出力し、前記複数のデータ記憶回
    路に記憶されている制御データのうち少なくとも１つが
    前記第１の論理レベルである場合に書き込み失敗フラグ
    データを出力し、さらに、前記複数のデータ記憶回路に
    記憶されている全ての制御データが前記第２の論理レベ
    ルであるか否かを一括して検出する、書き込みフラグ出
    力手段と、 を具備する不揮発性半導体記憶装置。
  2. 【請求項２】複数の不揮発性メモリセルと複数のビット
    線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 前記複数のデータ記憶回路に記憶されている全ての制御
    データが前記第２の論理レベルであるか否かを検出し、
    入力される書き込みフラグ読み出しコマンドに応答し
    て、前記複数のデータ記憶回路に記憶されている全ての
    制御データが前記第２の論理レベルである場合に書き込
    み成功フラグデータを出力し、前記複数のデータ記憶回
    路に記憶されている制御データのうち少なくとも１つが
    前記第１の論理レベルである場合に書き込み失敗フラグ
    データを出力し、さらに、それぞれが前記複数のデータ
    記憶回路のそれぞれに隣接または近接して備えられ記憶
    されている制御データが前記第２の論理レベルであるか
    否かを検査する複数の制御データ検査回路を含み、前記
    複数のデータ記憶回路に記憶されている全ての制御デー
    タが前記第２の論理レベルであるか否かを一括して検出
    する、書き込みフラグ出力手段と、 を具備する不揮発性半導体記憶装置。
  3. 【請求項３】読み出しコマンドに応答して前記メモリセ
    ルから読み出されたデータを出力するためのデータ出力
    端子を備え、前記書き込みフラグ出力手段は、前記書き
    込みフラグ読み出しコマンドに応答して前記書き込み成
    功フラグデータあるいは前記書き込み失敗フラグデータ
    を前記データ出力端子から出力することを特徴とする請
    求項１又は２に記載の不揮発性半導体記憶装置。
  4. 【請求項４】複数の不揮発性メモリセルと複数のビット
    線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数の第１のデータ記憶回路と、 それぞれが前記複数の第１のデータ記憶回路のそれぞれ
    と組をなすよう備えられる複数の第２のデータ記憶回路
    と、 前記複数の第２のデータ記憶回路の少なくとも１つに書
    き込みデータを記憶させる手段と、 前記複数の第１のデータ記憶回路に記憶されている制御
    データに基づいて前記選択された複数のメモリセルのう
    ち前記第１の論理レベルの制御データが記憶されている
    第１のデータ記憶回路に対応するメモリセルのみに前記
    書き込み電圧を印加し、メモリセルの書き込み状態を検
    出して第１のデータ記憶回路に記憶し、組をなす第２の
    データ記憶回路に記憶されている書き込みデータから所
    定の書き込み状態に達したと検出されたメモリセルに対
    応する第１のデータ記憶回路に書き込み終了フラグを設
    定し、組をなす第２のデータ記憶回路に記憶されている
    書き込みデータから所定の書き込み状態に達してないと
    検出されたメモリセルに対応する第１のデータ記憶回路
    に書き込み未終了フラグを設定する、書き込み手段と、 を具備する不揮発性半導体記憶装置。
  5. 【請求項５】前記複数の第１のデータ記憶回路の制御デ
    ータは初期的に前記書き込みデータに設定されることを
    特徴とする請求項４記載の不揮発性半導体記憶装置。
  6. 【請求項６】複数の不揮発性メモリセルと複数のビット
    線と複数のワード線から構成されるメモリセルアレイ
    と、 複数の不揮発性冗長メモリアルと複数のビット線と複数
    のワード線から構成される冗長メモリセルアレイと、 それぞれが選択された複数の前記メモリセル及び前記冗
    長メモリアルのそれぞれに書き込み電圧を印加するか否
    かを決める第１の論理レベルあるいは第２の論理レベル
    の制御データを記憶する複数のデータ記憶回路と、 前記複数のデータ記憶回路の少なくとも１つに外部から
    転送される初期制御データを初期的に記憶させる手段
    と、 前記初期制御データが記憶されない残りのデータ記憶回
    路の少なくとも１つに前記第２の論理レベルの制御デー
    タを記憶させるデータ設定手段と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数の前記メモリセル及び前
    記冗長メモリセルのうち前記第１の論理レベルの制御デ
    ータが記憶されているデータ記憶回路に対応する前記メ
    モリセル及び前記冗長メモリセルのみに前記書き込み電
    圧を印加し、前記第１の論理レベルの制御データを記憶
    しているデータ記憶回路に対応する前記メモリセル及び
    前記冗長メモリセルの書き込み状態を検出し、所定の書
    き込み状態に達したと検出された前記メモリセル及び前
    記冗長メモリセルに対応するデータ記憶回路の制御デー
    タを前記第１の論理レベルから前記第２の論理レベルに
    変更する、書き込み手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されてなること
    を特徴とする不揮発性半導体記憶システム。
  7. 【請求項７】複数の不揮発性メモリセルと複数のビット
    線と複数のワード線から構成されるメモリセルアレイ
    と、 複数の不揮発性冗長メモリアルと複数のビット線と複数
    のワード線から構成される冗長メモリセルアレイと、 それぞれが選択された複数の前記メモリセル及び前記冗
    長メモリアルのそれぞれに書き込み電圧を印加するか否
    かを決める第１の論理レベルあるいは第２の論理レベル
    の制御データを記憶する複数のデータ記憶回路と、 前記複数のデータ記憶回路の少なくとも１つに外部から
    転送される初期制御データを初期的に記憶させる手段
    と、 前記初期制御データが記憶されない残りのデータ記憶回
    路の少なくとも１つに前記第２の論理レベルの制御デー
    タを記憶させるデータ設定手段と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数の前記メモリセル及び前
    記冗長メモリセルのうち前記第１の論理レベルの制御デ
    ータが記憶されているデータ記憶回路に対応する前記メ
    モリセル及び前記冗長メモリセルのみに前記書き込み電
    圧を印加し、前記第１の論理レベルの制御データを記憶
    しているデータ記憶回路に対応する前記メモリセル及び
    前記冗長メモリセルの書き込み状態を検出し、所定の書
    き込み状態に達したと検出された前記メモリセル及び前
    記冗長メモリセルに対応するデータ記憶回路の制御デー
    タを前記第１の論理レベルから前記第２の論理レベルに
    変更する、書き込み手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが直列に接続されてなること
    を特徴とする不揮発性半導体記憶システム。
  8. 【請求項８】さらに、それぞれが前記複数のデータ記憶
    回路のそれぞれに記憶されている制御データが第２の論
    理レベルであるか否かを検査する複数の制御データ検査
    回路を含み、前記複数のデータ記憶回路に記憶されてい
    る全ての制御データが前記第２の論理レベルである場
    合、書き込み終了信号を出力する手段を備えることを特
    徴とする請求項６又は７記載の不揮発性半導体記憶シス
    テム。
  9. 【請求項９】前記ＭＯＳトランジスタに対応して設けら
    れ、当該ＭＯＳトランジスタに流れる電流を遮断する遮
    断手段を有することを特徴とする請求項８記載の不揮発
    性半導体記憶システム。
  10. 【請求項１０】さらに、前記書き込み終了信号を出力す
    る手段が書き込み終了信号を出力するまで、前記書き込
    み手段が、前記複数のデータ記憶回路に記憶されている
    制御データに基づいて前記選択された複数の前記メモリ
    セル及び前記冗長メモリセルのうち前記第１の論理レベ
    ルの制御データが記憶されているデータ記憶回路に対応
    する前記メモリセル及び前記冗長メモリセルのみに前記
    書き込み電圧を印加し、前記第１の論理レベルの制御デ
    ータを記憶しているデータ記憶回路に対応する前記メモ
    リセル及び前記冗長メモリセルの書き込み状態を検出
    し、所定の書き込み状態に達したと検出された前記メモ
    リセル及び前記冗長メモリセルに対応するデータ記憶回
    路の制御データを前記第１の論理レベルから前記第２の
    論理レベルに変更する、ことを続けるように制御する書
    き込み制御手段と、 を具備することを特徴とする請求項６〜９のいずれかに
    記載の不揮発性半導体記憶システム。
  11. 【請求項１１】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 複数の不揮発性冗長メモリセルと複数のビット線と複数
    のワード線から構成される冗長メモリセルアレイと、 それぞれが選択された複数の前記メモリセル及び前記冗
    長メモリセルのそれぞれに書き込み電圧を印加するか否
    かを決める第１の論理レベルあるいは第２の論理レベル
    の制御データを記憶する複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数の前記メモリセル及び前
    記冗長メモリセルのうち前記第１の論理レベルの制御デ
    ータが記憶されているデータ記憶回路に対応するメモリ
    セル及び前記冗長メモリセルのみに前記書き込み電圧を
    印加し、前記第１の論理レベルの制御データを記憶して
    いるデータ記憶回路に対応する前記メモリセル及び前記
    冗長メモリセルの書き込み状態を検出し、所定の書き込
    み状態に達したと検出された前記メモリセル及び前記冗
    長メモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに記憶
    されている制御データが第２の論理レベルであるか否か
    を検査する複数の制御データ検査回路を含み、前記複数
    のデータ記憶回路に記憶されている全ての制御データが
    前記第２の論理レベルである場合、書き込み終了信号を
    出力する手段と、 前記メモリセルのうち不使用のメモリセル、前記メモリ
    セルのうち前記冗長メモリセルに置換された不良メモリ
    セル、及び前記冗長メモリセルのうち、前記置換に使用
    されない不使用冗長メモリセルについては、前記制御デ
    ータ検査回路がデータ記憶回路に記憶されている制御デ
    ータが第２の論理レベルであるか否かを検査することを
    禁止する検査禁止手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されてなり、前
    記検査禁止手段は前記ＭＯＳトランジスタに対応して設
    けられ、当該ＭＯＳトランジスタに流れる電流を遮断す
    る遮断手段を含む、 ことを特徴とする不揮発性半導体記憶装置。
  12. 【請求項１２】さらに、前記書き込み終了信号を出力す
    る手段が書き込み終了信号を出力するまで、前記書き込
    み手段が、前記複数のデータ記憶回路に記憶されている
    制御データに基づいて前記選択された複数のメモリセル
    のうち前記第１の論理レベルの制御データが記憶されて
    いるデータ記憶回路に対応するメモリセルのみに前記書
    き込み電圧を印加し、前記第１の論理レベルの制御デー
    タを記憶しているデータ記憶回路に対応するメモリセル
    の書き込み状態を検出し、所定の書き込み状態に達した
    と検出されたメモリセルに対応するデータ記憶回路の制
    御データを前記第１の論理レベルから前記第２の論理レ
    ベルに変更する、ことを続けるように制御する書き込み
    制御手段と、 を具備することを特徴とする請求項１１記載の不揮発性
    半導体記憶装置。
  13. 【請求項１３】不揮発性半導体記憶装置と、この不揮発
    性半導体記憶装置に対する少なくとも１つの制御装置
    と、を有する記憶システムであって、 前記不揮発性半導体記憶装置は、 複数の不揮発性メモリセルと複数のビット線と複数のワ
    ード線から構成されるメモリセルアレイと、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路の少なくとも１つに外部から
    転送される初期制御データを初期的に記憶させる入力手
    段と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 前記複数のデータ記憶回路に記憶されている全ての制御
    データが前記第２の論理レベルであるか否かを一括して
    検出し、前記複数のデータ記憶回路に記憶されている全
    ての制御データが前記第２の論理レベルである場合に書
    き込み終了信号を外部に出力する書き込み終了検出手段
    と、 を有するものとして構成され、 前記制御装置は、 前記不揮発性半導体記憶装置が前記書き込み終了信号を
    出力すると新たな初期制御データを前記不揮発性半導体
    記憶装置に転送するものとして構成されている、 ことを特徴とする記憶システム。
  14. 【請求項１４】外部から入力された書き込みデータを第
    １及び第２の論理レベルとして一時的に保持する複数の
    データラッチ手段と、 複数の前記データラッチ手段にそれぞれ対応して設けら
    れ、トランジスタのしきい値が第１の範囲内にある時は
    消去状態として、トランジスタのしきい値が第２の範囲
    内にある時は書き込み状態としてデータを記憶するメモ
    リセルであって、書き込み動作時には、対応する前記デ
    ータラッチ手段に第１の論理レベルが保持されている時
    には、しきい値が変動させられ、対応する前記データラ
    ッチ手段に第２の論理レベルが保持されている時にはし
    きい値に変動が抑制される複数のメモリセルと、 前記データラッチ手段に対応して設けられ、前記書き込
    み動作に引き続いて行われるベリファイ手段において、
    書き込みデータが第１の論理レベルである場合に、対応
    するメモリセルより読み出したデータと、前記データラ
    ッチ手段に保持されたデータとを比較し、当該メモリセ
    ルのしきい値が前記第２の範囲内に達したときは当該デ
    ータラッチ手段に第２の論理レベルを再設定する複数の
    再書き込みデータ設定手段と、 複数のデータラッチ手段に設定されている論理レベルを
    一括して検出し、複数のデータラッチ手段の全てに第２
    の論理レベルが設定されたときに、書き込み完了信号を
    出力する一括ベリファイ手段と、 前記一括ベリファイ手段が書き込み完了信号を出力する
    と新たな書き込みデータを前記データラッチ手段に転送
    する書き込みデータ制御手段とを具備することを特徴と
    する記憶システム。
  15. 【請求項１５】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 複数の不揮発性冗長メモリセルと複数のビット線と複数
    のワード線から構成される冗長メモリセルアレイと、 それぞれが選択された複数の前記メモリセル及び前記冗
    長メモリセルのそれぞれに書き込み電圧を印加するか否
    かを決める第１の論理レベルあるいは第２の論理レベル
    の制御データを記憶する複数のデータ記憶回路と、 前記複数のデータ記憶回路の少なくとも１つに初期制御
    データを初期的に記憶させる手段と、 前記初期制御データが記憶される以前に前記複数のデー
    タ記憶回路の全てに前記第２の論理レベルの制御データ
    を記憶させるデータリセット手段と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数の前記メモリセル及び前
    記冗長メモリセルのうち前記第１の論理レベルの制御デ
    ータが記憶されているデータ記憶回路に対応する前記メ
    モリセル及び前記冗長メモリセルのみに前記書き込み電
    圧を印加し、前記第１の論理レベルの制御データを記憶
    しているデータ記憶回路に対応する前記メモリセル及び
    前記冗長メモリセルの書き込み状態を検出し、所定の書
    き込み状態に達したと検出された前記メモリセル及び前
    記冗長メモリセルに対応するデータ記憶回路の制御デー
    タを前記第１の論理レベルから前記第２の論理レベルに
    変更する、書き込み手段と、 を具備し、 さらに、それぞれが前記複数のデータ記憶回路のそれぞ
    れに記憶されている制御データが第２の論理レベルであ
    るか否かを検査する複数の制御データ検査回路を含み、
    前記複数のデータ記憶回路に記憶されている全ての制御
    データが前記第２の論理レベルである場合、書き込み終
    了検出信号を出力する手段を備え、 前記書き込み終了信号を出力する手段は、前記複数のデ
    ータ記憶回路に記憶されている全ての制御データが前記
    第２の論理レベルであるか否かを一括して検出すること
    を特徴とする不揮発性半導体記憶装置。
  16. 【請求項１６】前記データリセット手段は、前記初期制
    御データが記憶される以前かつ初期制御データ記憶に先
    だつコマンド投入後に前記複数のデータ記憶回路の全て
    に前記第２の論理レベルの制御データを記憶させること
    を特徴とする請求項１５記載の不揮発性半導体記憶装
    置。
  17. 【請求項１７】前記データリセット手段は、前記初期制
    御データが記憶される以前に前記複数のデータ記憶回路
    の全てに前記第２の論理レベルの制御データを一括して
    記憶させることを特徴とする請求項１６又は１７記載の
    不揮発性半導体記憶装置。
  18. 【請求項１８】前記複数の制御データ検査回路のそれぞ
    れは、前記データ記憶回路の対応するそれぞれに隣接又
    は近接して備えられることを特徴とする請求項１５記載
    の不揮発性半導体記憶装置。
  19. 【請求項１９】外部から入力された書き込みデータを第
    １及び第２の論理レベルとして一時的に保持する複数の
    データラッチ手段と、 複数の前記データラッチ手段にそれぞれ対応して設けら
    れ、トランジスタのしきい値が第１の範囲内にある時消
    去状態として、トランジスタのしきい値が第２の範囲内
    にある時は書き込み状態としてデータを記憶するメモリ
    セルであって、書き込み動作時には、対応する前記デー
    タラッチ手段に第１の論理レベルが保持されている時に
    は、しきい値が変動させられ、対応する前記データラッ
    チ手段に第２の論理レベルが保持されている時にはしき
    い値の変動が抑制される複数のメモリセルと、 前記データラッチ手段に対応して設けられ、前記書き込
    み動作に引き続いて行われるベリファイ動作において、
    書き込みデータが第１の論理レベルである場合に、対応
    する前記メモリセルより読み出したデータと、前記デー
    タラッチ手段に保持されたデータとを比較し、当該メモ
    リセルのしきい値が前記第２の範囲内に達したときは当
    該データラッチ手段に第２の論理レベルを再設定する複
    数の再書き込みデータ設定手段と、 複数のデータラッチ手段の全てに第２の論理レベルが設
    定されたときに、書き込み完了信号を出力する一括ベリ
    ファイ手段とを具備し、 さらに、前記データラッチ手段がフリップフロップ回路
    であり、前記一括ベリファイ手段が、各々のゲートが対
    応する前記フリップフロップ回路の一端に接続された複
    数の検出用ＭＯＳトランジスタを含み、且つこれらのデ
    ータ検出用ＭＯＳトランジスタを並列に接続されてお
    り、 さらに、前記データ検出用ＭＯＳトランジスタに対応し
    て設けられ、当該データ検出用ＭＯＳトランジスタに流
    れる電流を遮断する遮断手段を有する、 ことを特徴とする不揮発性半導体記憶装置。
  20. 【請求項２０】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 前記書き込み終了信号を外部へ出力する出力手段と、 を具備する不揮発性半導体記憶装置。
  21. 【請求項２１】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数の制御データ検査回路が少なくとも１本の共通
    出力線に接続されており、 さらに、前記書き込み終了信号を外部へ出力する出力手
    段を具備することを特徴とする不揮発性半導体記憶装
    置。
  22. 【請求項２２】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されており、 さらに、前記書き込み終了信号を外部へ出力する出力手
    段を具備することを特徴とする不揮発性半導体記憶装
    置。
  23. 【請求項２３】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数の制御データ検査回路が少なくとも１本の共通
    出力腺に接続されており、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されており、 さらに、前記書き込み終了信号を外部へ出力する出力手
    段を具備することを特徴とする不揮発性半導体記憶装
    置。
  24. 【請求項２４】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが直列に接続されており、 さらに、前記書き込み終了信号を外部へ出力する出力手
    段を具備することを特徴とする不揮発性半導体記憶装
    置。
  25. 【請求項２５】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 さらに、前記書き込み終了信号が出力されると書き込み
    電圧印加動作と書き込み状態検出動作と制御データ変更
    動作を止める書き込み制御手段を有し、 さらに、前記書き込み終了信号を外部へ出力する出力手
    段を具備することを特徴とする不揮発性半導体記憶装
    置。
  26. 【請求項２６】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備する不揮発性半導体記憶装置。
  27. 【請求項２７】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数の制御データ検査回路が少なくとも１本の共通
    出力線に接続されており、 さらに、ＲＥＡＤＹ／ＢＵＳＹ信号を外部に出力し、且
    つ前記書き込み終了信号に応答して前記ＲＥＡＤＹ／Ｂ
    ＵＳＹ信号出力レベルを変化させる出力ピンを具備する
    ことを特徴とする不揮発性半導体記憶装置。
  28. 【請求項２８】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されており、 さらに、ＲＥＡＤＹ／ＢＵＳＹ信号を外部に出力し、且
    つ前記書き込み終了信号に応答して前記ＲＥＡＤＹ／Ｂ
    ＵＳＹ信号出力レベルを変化させる出力ピンを具備する
    ことを特徴とする不揮発性半導体記憶装置。
  29. 【請求項２９】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数の制御データ検査回路が少なくとも１本の共通
    出力線に接続されており、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されており、 さらに、ＲＥＡＤＹ／ＢＵＳＹ信号を外部に出力し、且
    つ前記書き込み終了信号に応答して前記ＲＥＡＤＹ／Ｂ
    ＵＳＹ信号出力レベルを変化させる出力ピンを具備する
    ことを特徴とする不揮発性半導体記憶装置。
  30. 【請求項３０】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが直列に接続されており、 さらに、ＲＥＡＤＹ／ＢＵＳＹ信号を外部に出力し、且
    つ前記書き込み終了信号に応答して前記ＲＥＡＤＹ／Ｂ
    ＵＳＹ信号出力レベルを変化させる出力ピンを具備する
    ことを特徴とする不揮発性半導体記憶装置。
  31. 【請求項３１】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 さらに、前記書き込み終了信号が出力されると書き込み
    電圧印加動作と書き込み状態検出動作と制御データ変更
    動作を止める書き込み制御手段を有し、 さらに、ＲＥＡＤＹ／ＢＵＳＹ信号を外部に出力し、且
    つ前記書き込み終了信号に応答して前記ＲＥＡＤＹ／Ｂ
    ＵＳＹ信号出力レベルを変化させる出力ピンを具備する
    ことを特徴とする不揮発性半導体記憶装置。
  32. 【請求項３２】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 さらに、前記複数のデータ記憶回路に初期制御データを
    初期的に記憶させる手段と、初期制御データ記憶以前に
    全ての前記複数のデータ記憶回路に前記第２の論理レベ
    ルの制御データを記憶させる手段とを具備することを特
    徴とする不揮発性半導体記憶装置。
  33. 【請求項３３】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 さらに、前記複数のデータ記憶回路に初期制御データを
    初期的に記憶させる手段と、初期制御データ記憶以前に
    全ての前記複数のデータ記憶回路に前記第２の論理レベ
    ルの制御データを一括して記憶させる手段とを具備する
    ことを特徴とする不揮発性半導体記憶装置。
  34. 【請求項３４】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記制御データ検査回路のそれぞれは制御データ検査を
    禁止する手段を有することを特徴とする不揮発性半導体
    記憶装置。
  35. 【請求項３５】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数の制御データ検査回路が少なくとも１本の共通
    出力線に接続されており、 前記制御データ検査回路のそれぞれは制御データ検査を
    禁止する手段を有することを特徴とする不揮発性半導体
    記憶装置。
  36. 【請求項３６】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されており、 前記制御データ検査回路のそれぞれは制御データ検査を
    禁止する手段を有することを特徴とする不揮発性半導体
    記憶装置。
  37. 【請求項３７】複数の不揮発性メモリセルと複数のビッ
    ト線と複数のワード線から構成されるメモリセルアレイ
    と、 それぞれが選択された複数の前記メモリセルのそれぞれ
    に書き込み電圧を印加するか否かを決める第１の論理レ
    ベルあるいは第２の論理レベルの制御データを記憶する
    複数のデータ記憶回路と、 前記複数のデータ記憶回路に記憶されている制御データ
    に基づいて前記選択された複数のメモリセルのうち前記
    第１の論理レベルの制御データが記憶されているデータ
    記憶回路に対応するメモリセルのみに前記書き込み電圧
    を印加し、前記第１の論理レベルの制御データを記憶し
    ているデータ記憶回路に対応するメモリセルの書き込み
    状態を検出し、所定の書き込み状態に達したと検出され
    たメモリセルに対応するデータ記憶回路の制御データを
    前記第１の論理レベルから前記第２の論理レベルに変更
    する、書き込み手段と、 それぞれが前記複数のデータ記憶回路のそれぞれに隣接
    又は近接して備えられ記憶されている制御データが前記
    第２の論理レベルであるか否かを検査する複数の制御デ
    ータ検査回路を含み、前記複数のデータ記憶回路に記憶
    されている全ての制御データが前記第２の論理レベルで
    あるか否かを一括して検出し、前記複数のデータ記憶回
    路に記憶されている全ての制御データが前記第２の論理
    レベルである場合に書き込み終了信号を出力する書き込
    み終了検出手段と、 を具備し、 前記複数の制御データ検査回路が少なくとも１本の共通
    出力線に接続されており、 前記複数のデータ記憶回路のそれぞれがフリップフロッ
    プ回路であり、前記複数の制御データ検査回路のそれぞ
    れがゲート電極が前記フリップフロップの一端に接続さ
    れるＭＯＳトランジスタを少なくとも１つ含み、且つこ
    れらのＭＯＳトランジスタが並列に接続されており、 前記制御データ検査回路のそれぞれは制御データ検査を
    禁止する手段を有することを特徴とする不揮発性半導体
    記憶装置。
JP16233496A 1991-12-19 1996-06-03 不揮発性半導体記憶装置 Expired - Lifetime JP3207354B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16233496A JP3207354B2 (ja) 1991-12-19 1996-06-03 不揮発性半導体記憶装置

Applications Claiming Priority (13)

Application Number Priority Date Filing Date Title
JP35487191 1991-12-19
JP34320091 1991-12-25
JP8608292 1992-03-10
JP10583192 1992-03-31
JP7794692 1992-03-31
JP3-343200 1992-07-02
JP4-77946 1992-07-02
JP4-175693 1992-07-02
JP4-105831 1992-07-02
JP17569392 1992-07-02
JP4-86082 1992-07-02
JP3-354871 1992-07-02
JP16233496A JP3207354B2 (ja) 1991-12-19 1996-06-03 不揮発性半導体記憶装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP4353033A Division JP2647321B2 (ja) 1991-12-19 1992-12-11 不揮発性半導体記憶装置及びこれを用いた記憶システム

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP08767098A Division JP3382151B2 (ja) 1991-12-19 1998-03-31 メモリシステムおよび記憶システム
JP2001029460A Division JP2001266583A (ja) 1991-12-19 2001-02-06 不揮発性半導体記憶装置
JP2001029361A Division JP3474856B2 (ja) 1991-12-19 2001-02-06 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH08315590A JPH08315590A (ja) 1996-11-29
JP3207354B2 true JP3207354B2 (ja) 2001-09-10

Family

ID=27565270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16233496A Expired - Lifetime JP3207354B2 (ja) 1991-12-19 1996-06-03 不揮発性半導体記憶装置

Country Status (1)

Country Link
JP (1) JP3207354B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW475267B (en) 1999-07-13 2002-02-01 Toshiba Corp Semiconductor memory
JP2006048777A (ja) 2004-08-02 2006-02-16 Toshiba Corp Ｎａｎｄフラッシュメモリおよびデータ書き込み方法

Also Published As

Publication number Publication date
JPH08315590A (ja) 1996-11-29

Similar Documents

Publication Publication Date Title
JP2647321B2 (ja) 不揮発性半導体記憶装置及びこれを用いた記憶システム
US5546351A (en) Non-volatile semiconductor memory device and memory system using the same
US7139201B2 (en) Non-volatile semiconductor memory device and memory system using the same
JP3512833B2 (ja) 不揮発性半導体記憶装置
US5357462A (en) Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
JP4703148B2 (ja) 不揮発性半導体記憶装置
JP5032155B2 (ja) 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム
KR20130024304A (ko) 반도체 메모리 장치 및 이의 동작 방법
JP3495337B2 (ja) メモリベリファイ回路
JP3749891B2 (ja) 記憶システム
JP3207354B2 (ja) 不揮発性半導体記憶装置
JP3906190B2 (ja) フラッシュメモリシステムおよびエラー訂正方法
JP3474857B2 (ja) メモリセルのメモリ状態変更方法および不揮発性半導体メモリ装置
JP3382151B2 (ja) メモリシステムおよび記憶システム
JP2001266583A (ja) 不揮発性半導体記憶装置
JP3474856B2 (ja) 不揮発性半導体記憶装置
JP3883534B2 (ja) 不揮発性半導体記憶装置
JPH08306196A (ja) 不揮発性半導体記憶装置
KR960001324B1 (ko) 불휘발성 반도체 기억장치와 이 불휘발성 반도체 기억장치를 이용한 기억시스템 및 캐시 메모리 시스템
US20240087658A1 (en) Storage device including flash memory and block continuous-write operation method thereof

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080706

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090706

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090706

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100706

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130706

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130706

Year of fee payment: 12