KR960000231B1 - Thin film type semiconductor and its making method - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 발명에 의한 TFT의 예시도.1 is an exemplary view of a TFT according to the present invention.
제2도는 본 발명에 의한 TFT의 예시도.2 is an exemplary view of a TFT according to the present invention.
제3도는 본 발명에 의한 TFT의 예시도.3 is an exemplary view of a TFT according to the present invention.
제4도는 본 발명에 의한 TFT의 제작 예시도.4 is an exemplary view of manufacturing a TFT according to the present invention.
제5도는 종래의 TFT의 예시도.5 is an illustration of a conventional TFT.
제6도는 가동이온에 의한 TFT의 특성에의 영향을 나타낸 도면.6 shows the influence on the characteristics of TFTs by movable ions.
제7도는 본 발명을 이용한 TFT와 이용하지 않은 TFT의 특성을 나타내는 그래프도.7 is a graph showing the characteristics of a TFT using the present invention and a TFT not used.
제8도는 본 발명을 이용한 TFT와 이용하지 않은 TFT의 특성을 나타내는 그래프도.8 is a graph showing characteristics of a TFT using the present invention and a TFT not used.
본 발명은 신뢰성 및 양산성에 무수하고, 제조효율이 높은 박막 트랜지스터 등의 박막형 반도체 장치 및 그 제조방법에 관한 것이다. 본 발명은 그 응용분야로서, 예를들면, 액정 디스플레이나 박막 이미지 센서의 구동 회로 혹은 3차원 직접 회로 등을 구성하려고 하는 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film type semiconductor device such as a thin film transistor, which is inexpensive in reliability and mass production, and has high manufacturing efficiency, and a manufacturing method thereof. The present invention is intended to constitute, for example, a driving circuit or a three-dimensional integrated circuit of a liquid crystal display or a thin film image sensor.
종래, 반도체 집적 회로는, 실리콘 등의 반도체 기판상에 형성된 모놀리딕 형이 중심이었으나, 최근 유리 사파이어 등의 절연 기판상에 형성하는 것이 시도되고 있다. 그 이유로서는, 기판과 배선간의 기생용량이 저하하여 동작속도가 향상되는 점과, 특히 석영 유리재료는, 실리콘 웨이퍼와 같은 크기의 제한이 없고, 저가이고, 소자간의 분리가 용이하고, 특히 COMS의 모놀리딕 집적회로에서 문제가 되는래치 업(latch up) 현상이 발생하지 않는 등의 이유 때문이다. 또한, 이상과 같은 이유와는 달리 액정 디스플레이나 밀착형 이미지 센서에 있어서는, 반도체 소자와 액정소자 혹은 광검출소자를 일체화하여 구성할 필요가 있어 투명한 기판상에 박막 트랜지스터(TFT) 등을 형성할 필요가 있다.Background Art Conventionally, a monolithic type formed on a semiconductor substrate such as silicon has been the center of a semiconductor integrated circuit. However, it has recently been attempted to be formed on an insulating substrate such as glass sapphire. The reason for this is that the parasitic capacitance between the substrate and the wiring decreases and the operation speed is improved. In particular, the quartz glass material does not have the same size as that of the silicon wafer, and is inexpensive. This is due to the lack of latch up, which is a problem in monolithic integrated circuits. In addition to the above reasons, in a liquid crystal display or a close-type image sensor, a semiconductor element and a liquid crystal element or a photodetector element need to be integrated and configured, and thus a thin film transistor (TFT) or the like must be formed on a transparent substrate. have.
이와 같은 이유에서 절연성 기판상에 박막형의 반도체소자가 형성되도록 되었다. 종래의 반도체 소자의 예로서, TFT를 제5도에 나타낸다. 도면에 나타낸 바와같이, 절연성 기판(510)상에, 패시베이션(passivation) 막으로서 산화규소 등의 피막(503)이 형성되고, 그 위에 TFT가 다른 TFT와는 독립하여 형성된다. TFT는, 모놀리딕 집적회로의 MOSFET와 동일하게 소스(드레인) 영역(507)과 드레인(소스) 영역(509), 그 사이에 끼인 채널형성 영역(단순히 채널영역이라고도 한다)(508), 게이트 절연막 (504), 게이트전극(510), 그리고 소스(드레인) 전극(511)과 드레인(소스) 전극(51 2)을 갖고 있다. 또한, 다층 배선이 가능하도록 PSG 등의 층간절연물(506)이 설치된다.For this reason, thin film semiconductor devices are formed on an insulating substrate. As an example of a conventional semiconductor element, TFT is shown in FIG. As shown in the figure, a film 503 such as silicon oxide is formed on the insulating substrate 510 as a passivation film, and a TFT is formed thereon independently of other TFTs. The TFT includes a source (drain) region 507 and a drain (source) region 509, a channel formation region (also referred to simply as a channel region) 508 sandwiched therebetween, similar to a MOSFET of a monolithic integrated circuit, and a gate insulating film. 504, a gate electrode 510, and a source (drain) electrode 511 and a drain (source) electrode 5122. In addition, an interlayer insulator 506 such as PSG is provided to enable multilayer wiring.
제5도의 예는, 순(順) 코프레너형으로 불리우는 것인데 TFT에서는 게이트 전극과 채널영역의 배치모양에 의해, 이것 이외의 역(逆) 코프레너형, 순(順)스태거 (sta gger)형, 역(逆) 스태거형이라 불리우는 형태가 있으나, 그 상세한 것에 대해서는 다른 문헌에 맡기기로 하고 여기서는 이 이상 언급하지 않는다.The example of FIG. 5 is called a pure coprener type. However, in the TFT, an inverse coprener type and a stagger are different depending on the arrangement of the gate electrode and the channel region. There is a type called a staggered type or an inverted staggered type, but the details thereof are left to other documents, and no further reference is made here.
모놀리딕 집적회로에 있어서도, 나트륨이나 칼륨과 같은 알칼리 이온, 혹은 철, 동, 니켈 등의 천이(遷移) 금속 이온에 의한 오염은 심각한 문제이며, 이들 이온의 침입을 저지하기 위해, 대단히 주의를 기울여 왔다. TFT에서도, 그들이온의 문제는 마찬가지로 중대한 것으로, 적극적으로 오염이 없도록 생산공정의 청정화에 주의를 기울이고 있다. 또한, 소자에도 이들의 오염이 미치지 않도록 대책이 강구되어 있다.Even in monolithic integrated circuits, contamination by alkali ions such as sodium and potassium, or transition metal ions such as iron, copper, and nickel is a serious problem. come. In the TFT, the problem of them is equally important and attention is paid to the cleanliness of the production process so that there is no contamination. In addition, measures have been taken to prevent contamination of these elements.
박막형 반도체 소자가 모놀리딕 집적회로와 상이한 점은, 기판중의 오염이온의 농도가 비교적 높다는 것이다. 즉, 모놀리딕 집적회로에 사용되는 단결정 실리콘은, 오랜 세월의 기술축적에 의해, 이들의 유해한 오염원소를 배제하도록 하여 생산되고 있으며, 현재 시판되고 있는 것에서는, 이들 오염원소는 1010㎝-3이하이다.The difference between the thin film semiconductor element and the monolithic integrated circuit is that the concentration of contaminant ions in the substrate is relatively high. In other words, monocrystalline silicon used in monolithic integrated circuits has been produced by excluding many of these harmful pollutants due to years of accumulated technology, and in the current market, these pollutants are 10 10 cm -3. It is as follows.
그러나, 일반적으로 박막형 반도체 소자용의 절연성 기판의 오염원소 농도는 낮지 않다. 물론, 스피넬(spinel) 기판이나 사파이어(sapphire) 기판과 같은 결정 기판에서는, 상기 오염원이 되는 이원소의 농도를 저감하는 것이 이론적으로는 가능하지만, 채산성에서 현실적이지 못하다. 또한, 석영기판은, 고순도 시란가스의 산소를 원료로 하여, 기상반응으로 제조하면, 이상적으로는 이원소(異元素)의 침입을 저지하는 것이 가능하지만, 구조가 아모르퍼스이므로, 일단 이원소가 들어왔을 경우에 이것을 외부로 방출하는 것이 곤란하다. 또한 액정 디스플레이에 사용되는 기판은 특히 단가문제가 우선하기 때문에 가격이 낮은 것을 이용할 필요가 있고, 그와같은 것은 제조·가공을 용이하게 하기 위해, 최초부터, 각종의 이원소를 함유하고 있다. 이들의 이원소 자체가 반도체 소자에 있어 바람직하지 않은 점도 있으며, 이들의 이원소를 첨가하는 과정에서 외부로부터 혼입고, 혹은 첨가재료에 불순물로서 함유되는 경우가 있다.However, in general, the pollutant concentration of the insulating substrate for thin film semiconductor elements is not low. Of course, in a crystalline substrate such as a spinel substrate or a sapphire substrate, it is theoretically possible to reduce the concentration of the binary element to be the pollutant, but it is not practical in terms of profitability. In addition, the quartz substrate is made of oxygen of high purity silane gas as a raw material, and if produced in a gas phase reaction, ideally, it is possible to prevent intrusion of binary elements, but since the structure is amorphous, When it comes in, it is difficult to release it to the outside. Moreover, since the board | substrate used for a liquid crystal display has a priority on a unit price problem, it is necessary to use a low price, and such a thing contains various binary elements from the beginning in order to make manufacture and processing easy. These binary elements themselves are undesirable in semiconductor devices, and may be incorporated from the outside in the process of adding these binary elements, or they may be contained as impurities in the additive material.
예를들면, TN 유리는 저렴한 유리기판으로 내열성이 좋고, 열팽창율 등이 실리콘에 가깝기 때문에, 액정 디스플레이용의 가판으로서 바람직한 것인데, 리튬을 5%정도 함유하고 있다. 이 리튬의 일부는 이온화하고, 가동이동으로서 반도체 소자에 침입하여, 소자의 약화를 초래한다. 또한, 이 리튬은 99% 이상의 고순도의 것을 제조하는 것이 어렵고, 통상, 0.7% 정도의 나트륨이 포함되어 있다. 나트륨의 이온화율은 10% 정도로, 매우높아, 이 나트륨 이온은 소자의 특성에 매우 심각한 영향을 초래한다.For example, since TN glass is an inexpensive glass substrate and has good heat resistance, and its thermal expansion coefficient is close to silicon, it is preferable as a substrate for liquid crystal displays, and contains about 5% of lithium. A part of this lithium ionizes and invades a semiconductor element by movable movement, and causes weakening of the element. In addition, it is difficult to produce high purity 99% or more of this lithium, and usually contains about 0.7% of sodium. The ionization rate of sodium is very high, such as 10%, so that sodium ions cause a very serious influence on the device properties.
종래의 박막형 반도체 소자에서는, 제5도에 나타내는 바와같이, 이 가동 이온의 침입에 대해서는, 산화 규소 등을 패시베이션막으로서 사용하고, 또한, 층간절연물을 PSG나 PBPSG로 함으로써, 이들의 가동이 온을 게터링(gettering)하는 것에 의해 대처되어 왔다. 그러나, 이 방법으로는 오염을 충분히 방지하는 것은 곤란했다. 본 발명은, 이들 오염 원소·이온의 침입에 의해가 소자가 약화되는 것을 억제하는 것을 목적을 한다.In the conventional thin film type semiconductor device, as shown in FIG. 5, for the intrusion of the movable ions, silicon oxide or the like is used as the passivation film, and the interlayer insulator is PSG or PBPSG to turn on these operations. It has been dealt with by gettering. However, it was difficult to sufficiently prevent contamination with this method. An object of the present invention is to suppress the deterioration of an element by the intrusion of these pollutants and ions.
본 발명에서는, 이상과 같은 오염을 억제하는 위해 박막 반도체 소자의 하부와 상부에 각각 질화규소, 산화알루미늄, 산화탄탈 등의 가동이온에 대한 블록킹작용을 갖는 막(블록킹막)을 형성한 것을 특징으로 한다. 더욱이, TFT를 구성하는 반도체 피막(채널영역) 혹은 게이트 절연피막의 어느 한쪽, 혹은 쌍방에, 염소, 불소 등의 할로겐 원소를 1×1018∼5×1020개/㎝3, 바람직하게는 1×1019∼5×1020개/㎝3함유시킨 것을 특징으로 한다. 할로겐 원소는 반도체 피막중 혹은 절연 피막중에 있어서, 나트륨 등의 가동 이온과 강하게 결합하여, 그 효과를 현저하게 저하시키는 작용을 갖는다.The present invention is characterized in that a film (blocking film) having a blocking action against movable ions such as silicon nitride, aluminum oxide, tantalum oxide, and the like is formed on the lower and upper portions of the thin film semiconductor element in order to suppress the contamination as described above. . Further, either one or both of the semiconductor film (channel region) or gate insulating film constituting the TFT contains 1 × 10 18 to 5 × 10 20 pieces / cm 3 of halogen element such as chlorine or fluorine, preferably 1 × 10 19 characterized in that which contained ~5 × 10 20 gae / ㎝ 3. The halogen element is strongly bonded to movable ions such as sodium in the semiconductor film or the insulating film, and has an effect of significantly lowering the effect.
본 발명의 전형적인 예는 제1도에 나타낸다. 제1도에서는 본 발명을 이용한 TFT가 나타나 있다. 즉, 절연성 기판(101) 상에 제1의 블록킹막으로서 제1의 질화규소막(102)이 형성되어 있다. 제1의 질화규소피막은 기판으로부터의 오염을 방지하는 효과를 갖는다. 그리고, 제1의 질화규소막 상에 예를들면 산화규소와 같은 실리콘 재료와 밀착성이 좋은 피막(103)을 형성한다. 이 피막(103)을 형성하지 않고, 집적, 반도체 피막을 제1의 질화규소상에 형성하고, TFT를 제작하면, 질화규소와 반도체 재료의 계면에 생기는 트랩준위에 의해 채널영역이 통전화하여, TFT가 동작하지 않게 된다. 따라서, 이와같은 완충제를 설치하는 것은 중요하다. 피막(103)상에는 TFT가 형성되다. TFT는, 소스(드레인) 영역(107)과 드레인(소스) 영역(109), 그들 틈에 낀 채널영역 (108), 게이트 절연막(104), 게이트 전극(110)을 갖는다. TFT 의 소스, 드레이인, 채널 각 영역은 단결정 혹은 다결정, 혹은 아모르퍼스의 반도체 재료로 형성된다. 반도체 재료로서는, 예를들면, 실리콘 게르마늄, 탄화규소 및 이들 합금을 사용할 수 있다.A typical example of the invention is shown in FIG. 1 shows a TFT using the present invention. That is, the first silicon nitride film 102 is formed on the insulating substrate 101 as the first blocking film. The first silicon nitride film has an effect of preventing contamination from the substrate. Then, a film 103 having good adhesion with a silicon material such as silicon oxide is formed on the first silicon nitride film. If the integrated and semiconductor films are formed on the first silicon nitride without forming the film 103, and the TFTs are fabricated, the channel regions are in communication by the trap level generated at the interface between the silicon nitride and the semiconductor material, and the TFTs It will not work. Therefore, it is important to install such a buffer. A TFT is formed on the film 103. The TFT has a source (drain) region 107 and a drain (source) region 109, a channel region 108 sandwiched between them, a gate insulating film 104, and a gate electrode 110. The source, drain, and channel regions of the TFT are formed of a single crystal, polycrystalline, or amorphous semiconductor material. As a semiconductor material, silicon germanium, silicon carbide, and these alloys can be used, for example.
그리고, 이 TFT를 덮고, 제2의 블록킹막으로서 제2의 질화규소피막(105)이 형성된다. 여기서, 제2의 질화규소피막이, TFT의 제작의 후에, 또한, 소스 또는 드레인에 전극이 형성되기 전에 형성되는 것이 본 발명의 특징이다. 종래의 기술에서는, 전극 형성후에 마지막 패시베이션막으로서의 질화규소막이 형성되었으나, 본 발명은 그와같은 의미로 형성되는 질화규소막과는 목적이 상이하다. 즉, 본 발명에 있어 제2의 질화규소막은, 제1의 질화규소막과 함께 TFT를 둘러싸기 위해 형성되는 것이며, TFT 형성후의 전극형성 공정에서의 오염을 방지하는 것도 의도하는 바이다. 따라서 본 발명에 의해 TFT와 그것에 부수되는 전극이나 배선을 형성한 후, 종래와 같이 마지막 패시베이션막으로서 산화규소막을 형성해도 좋다.Then, this TFT is covered and a second silicon nitride film 105 is formed as a second blocking film. It is a feature of the present invention that the second silicon nitride film is formed after the production of the TFT and before the electrode is formed in the source or the drain. In the prior art, a silicon nitride film as a final passivation film was formed after electrode formation, but the present invention differs from the silicon nitride film formed in that sense. That is, in the present invention, the second silicon nitride film is formed to surround the TFT together with the first silicon nitride film, and is intended to prevent contamination in the electrode forming step after the TFT is formed. Therefore, according to the present invention, after forming the TFT and the electrodes and wirings accompanying it, a silicon oxide film may be formed as the last passivation film as in the prior art.
그런데, 제2의 질화규소막 형성후에 층간절연재료, 예를 들면 PSG 등에 의해, 층간 절연막(106)을 형성하고, 소스(드레인)전극(111)과 드레인(소스)전극(112)을 형성한다. 블록킹막으로서는, 질화규소 이외에, 산화알루미늄이나 산화탄탈을 이용해도 좋은 것은 앞에서 기술한 바와 같다.After the formation of the second silicon nitride film, an interlayer insulating film 106 is formed of an interlayer insulating material, for example, PSG, to form a source (drain) electrode 111 and a drain (source) electrode 112. As the blocking film, aluminum oxide or tantalum oxide may be used in addition to silicon nitride as described above.
제1도의 예에서는, 그러나, 게이트 절연막이 먼곳으로 뻗어 있으며, 그 단부로부터 가동이온 등이 TFT 내부에 침입할 가능성이 있다. 이것을 개량한 것이, 제2도에 나타내는 예에서, 게이트 절연막은 TFT상에 밖에 없이 때문에, 제1도와 같은 문제는 없다. 그러나, 이 경우는 채널영역에 인접한 부분의 소스영역 및 드레인영역이 질화규소막에 접촉되어 있기 때문에 이 부분의 질화규소가 게이트 전압에 의해 분극되고, 혹은 전자를 트랩하여, TFT의 동작을 방해하는 일이 없다.In the example of FIG. 1, however, the gate insulating film extends far, and there is a possibility that movable ions or the like penetrate into the TFT from the end. In the example shown in FIG. 2, the gate insulating film is only on the TFT in such an example that the above-described improvement has no problem as in FIG. However, in this case, since the source region and the drain region of the portion adjacent to the channel region are in contact with the silicon nitride film, the silicon nitride of this portion is polarized by the gate voltage, or traps electrons and interferes with the operation of the TFT. none.
그 문제를 극복한 예를 제3도에 나타낸다. 여기에서는, 채널영역에 인접한 소스영역 및 드레인영역은 질화규소막에 인접해 있지 않다. 따라서 질화규소의 분극이나, 전자트랩이라는 문제를 해결된다. 그러나, 소스 및 드레인영역의 형성에 있어서는, 게이트 전극을 마스크로 하는 셀프어라인 공정을 채용하는 경우에는, 이 예에서는 제1도의 예와 동일하게, 게이트 절연막을 통하여 액셉터(acceptor) 혹은 도너(donor) 원소를 주입하지 않으면 않되고, 그 때문에 이온주입법을 채용하는 것이면, 이온의 가속 에너지를 높일 필요가 있다. 그때, 고속이온이 주입되는 결과, 그 2차 산란에 의해 소스 및 드레인영역이 확대되는 일이 있다.An example of overcoming the problem is shown in FIG. Here, the source region and the drain region adjacent to the channel region are not adjacent to the silicon nitride film. This solves the problems of silicon nitride polarization and electronic trapping. However, in the formation of the source and drain regions, in the case of employing a self-aligning process using a gate electrode as a mask, in this example, an acceptor or donor (through an insulating film) is used as in the example of FIG. donor) element must be implanted. Therefore, if the ion implantation method is adopted, it is necessary to increase the acceleration energy of the ions. At that time, as a result of the implantation of the fast ions, the source and drain regions may be enlarged by the secondary scattering.
제2도에 있어서, 201은 절연성 기판, 202는 제1의 질화규소막, 203은 산화규소 등의 완충용 절연막, 204는 게이트 절연막, 205는 제2의 질화규소막, 206은, 층간절연막, 207은 소스(드레인)영역, 208은 채널영역, 209는 드레인(소스) 영역, 210은 게이트 전극, 211은 소스(드레인)전극, 212는 드레인(소스)전극이다. 또한 제3도에 있어서, 301은 절연성 기판, 302는 제1의 질화규소막, 303은 산화규소 등의 완충용 절연막, 304는 게이트 절연막, 305는 제2의 질화규소막, 306은 층간 절연막, 307은 소스(드레인)영역, 308은 채널영역, 309는 드레인(소스)영역, 310은 게이트 전극, 311은 소스(드레인)전극, 312는 드레인(소스) 전극이다.2, 201 is an insulating substrate, 202 is a first silicon nitride film, 203 is a buffer insulating film of silicon oxide, 204 is a gate insulating film, 205 is a second silicon nitride film, 206 is an interlayer insulating film, and 207 is A source (drain) region, 208 is a channel region, 209 is a drain (source) region, 210 is a gate electrode, 211 is a source (drain) electrode, and 212 is a drain (source) electrode. In Fig. 3, reference numeral 301 denotes an insulating substrate, 302 denotes a first silicon nitride film, 303 denotes a buffer insulating film of silicon oxide, etc., 304 denotes a gate insulating film, 305 denotes a second silicon nitride film, and 306 denotes an interlayer insulating film. A source (drain) region, 308 is a channel region, 309 is a drain (source) region, 310 is a gate electrode, 311 is a source (drain) electrode, and 312 is a drain (source) electrode.
본 발명에 있어서,블록킹막으로서 질화규소막을 사용하는 경우, 화학식으로 SiNx로 나타냈을 때, x=1.0에서, x=1.7이 적합하고, 특히 x=1.3에서 x=1.35의 화학량론적 조성(x=1.33)의 것, 혹은 그것에 가까운 것으로 좋은 결과가 얻어졌다. 따라서, 본 발명에서는, 질화규소는 감압 CVD 법에 의해 형성하는 쪽이 좋았다. 그러나, 플라즈마 CVD 법이나 광 CVD 법으로 형성된 질화규소 피막이라도, 본 발명을 사용않은 경우에 비하여 소자의 신뢰성이 향상되는 말할 것도 없다.In the present invention, in the case of using a silicon nitride film as the blocking film, when the chemical formula is represented by SiNx, x = 1.7 is suitable at x = 1.0, and in particular, a stoichiometric composition of x = 1.35 at x = 1.3 (x = 1.33). ), Or near it, good results were obtained. Therefore, in this invention, it was better to form silicon nitride by the reduced pressure CVD method. However, it goes without saying that even if the silicon nitride film formed by the plasma CVD method or the optical CVD method has improved reliability of the device as compared with the case where the present invention is not used.
감압 CVD 법에 의해, 질화규소막을 형성하려고 하면, 원료가스로서 디클로르시란(SiCl2H2)과 암모니아(NH3)를 이용하고, 압력 10∼1,000Pa로 500∼800℃, 바람직하게는 550∼750℃로 반응시키면 좋다, 물론, 시란(SiH4)이나 테트라클로르시란 (SiCl4)을 이용해도 좋다.When the silicon nitride film is to be formed by the reduced pressure CVD method, dichlorsilane (SiCl 2 H 2 ) and ammonia (NH 3 ) are used as source gases, and the pressure is 10 to 1,000 Pa at 500 to 800 ° C., preferably 550 may be reacted with ~750 ℃, of course, it may be used when the means (SiH 4) or tetra-chlor when is (SiCl 4).
또한, 본 발명에 있어서, 산화알루미늄막이나 산화탄탈막을 이용할 경우에 있어서도, 화학량론적 조성, Al2O3나 Ta2O5에 가까운 조성의 것일수록 좋은 결과가 얻어졌다. 이들의 피막은 CVD 법이나 스퍼터법에 의해 형성된다. 예를들면, 산화알루미늄막은, 트리메틸알루미늄 Al(CH3)3을 산화질소(N2O, NO, NO2)에의해 산화시키면 좋다.In the present invention, also in the case of using an aluminum oxide film or a tantalum oxide film, better results were obtained as the stoichiometric composition, the composition closer to Al 2 O 3 or Ta 2 O 5 . These films are formed by the CVD method or the sputtering method. For example, the aluminum oxide film may oxidize trimethylaluminum Al (CH 3 ) 3 with nitrogen oxides (N 2 O, NO, NO 2 ).
본 발명을 보다 효과적으로 실시하려고 하면, TFT 등의 박막형 반도체 소자의 반도체 피막중의 수소원자의 농도는, 첨가되는 할로겐 원자의 농도의 4배 이하, 바람직하게는 1배 이하인 것이 바람직하고, 또한, 탄소, 질소, 산소 등의 유해원소의 농도는 7×1019㎝-3이하, 바람직하게는 1×1019㎝-3이하인 것이 바람직하다. 더욱이 반도체 피막중에 포함되는 나트륨, 리튬, 칼륨 등의 가동이온에 대해서도, 그 농도는 5×1018㎝-3이하인 것이 바람직하다. 이상과 같은 목적을 달성하기 위해서도, 원료가스는 충분한 주의를 기울여 5N 이상의 고순도 가스를 사용하는 것이 바람직하다. 더욱이, 본 발명에서는 가동이온원을 많이 함유하는 절연성 기판을 이용하는 것을 염두에 두고 있지만, 보다 본 발명을 효과적으로 실시하려고 하면, 그와같은 기판에 있어서, 제1의 질화규소막을 형성할 때에, 기판의 주위를 빠짐없이 질화규소만으로 덮어버리면 좋다. 그와 같은 상태에서는, 이후의 취급에 있어서, 기판을 원천으로 하는 가동이온이 소자 영역에 혼입하는 확율을 현저하게 저하시킬 수 있다.In order to carry out the present invention more effectively, the concentration of hydrogen atoms in the semiconductor film of thin film semiconductor elements such as TFTs is preferably 4 times or less, preferably 1 times or less, and preferably carbon of the concentration of halogen atoms to be added. The concentration of harmful elements such as nitrogen and oxygen is 7 × 10 19 cm −3 or less, preferably 1 × 10 19 cm −3 or less. Furthermore, it is preferable that the density | concentration is 5 * 10 <18> cm <-3> or less also about movable ions, such as sodium, lithium, potassium, etc. which are contained in a semiconductor film. In order to achieve the above object, it is preferable to use high purity gas of 5N or more with sufficient attention to the source gas. Furthermore, in the present invention, it is intended to use an insulating substrate containing a large amount of movable ion sources, but if the present invention is to be carried out more effectively, in such a substrate, when forming the first silicon nitride film, the periphery of the substrate Cover all with only silicon nitride. In such a state, in the following handling, the probability that the movable ions having the source as the source are mixed in the element region can be significantly reduced.
제4도에는, 본 발명을 사용하여, 공지의 기술인 저 불순물농도는 드레인(LDD)을 형성하는 예를 나타냈다. 우선, 석영 혹은 AN 유리 등의 절연성 기판(401)상에 감압 CVD 법에 의해 질화규소막(402)을 두께50∼1,000㎚ 형성한다. 이때에, 앞에서 기술한 바와같이, 기판의 이염도 질화규소막으로 덮어버리면, 나중의 공정에 있어서, 이면에서 발생한 가동이온이 표면에 도달하는 확율, 예를 들면, 게이트 산화막 작업중 막중에 가동이온이 침입하는 확율이 낮아지고, 또한, 제조장치의 청정도를 유지하는데 있어서도 바람직하다. 질화규소막 위에 완충용액 산화규소피막(403)을 동일하게 감압 CVD 법에 의해, 두께 50∼1,000㎚ 형성한다. 이때, 원료가스중에 체적비로 3%로부터 6%, 예를들면 5% 정도의 염화수소(HCI), 불화질소(NF3혹은 N2F4), 염소(CI2), 불소(F2), 각종 프론(flon)가스, 4염화탄소(CCI4) 등의 할로겐을 포함한 가스를 혼합시켜 두면, 얻어지는 산화규소막중에 염소, 불소 등의 할로겐 원소가 받아들여진다.In FIG. 4, the low impurity concentration which is a well-known technique was shown using the present invention to form the drain LDD. First, a silicon nitride film 402 is formed with a thickness of 50 to 1,000 nm on an insulating substrate 401 such as quartz or AN glass by a reduced pressure CVD method. At this time, as described above, if the dissaturation of the substrate is also covered with the silicon nitride film, in a later process, there is a probability that the movable ion generated on the back surface reaches the surface, for example, the movable ion penetrates into the film during the gate oxide film operation. It is preferable to lower the probability of making it and to maintain the cleanliness of the manufacturing apparatus. A buffer solution silicon oxide film 403 is formed on the silicon nitride film in the same manner by a reduced pressure CVD method with a thickness of 50 to 1,000 nm. At this time, hydrogen chloride (HCI), nitrogen fluoride (NF 3 or N 2 F 4 ), chlorine (CI 2 ), fluorine (F 2 ) chlorofluorocarbon (flon) leave by mixing the gas and the gas containing the halogen, such as carbon tetrachloride (CCI 4), deulyeojinda a halogen element such as chlorine, fluorine receive the silicon oxide film is obtained.
이 할로겐은 나트륨 등의 알칼리이온과 결합하여, 나트륨을 고정하기 때문에, 나트륨오염을 방지하는데 큰 효과가 있다. 그러나 ,지나친 할로겐의 첨가는 막을 거칠게 하고, 밀착성이나 표면의 평탄성을 손상하기 때문에 바람직하지 않다. 또한, 감압 CVD 법의 대신에 광 CVD 법이나 플라즈마 CVD 법에 의해 그 피막을 형성하는 경우에도, 원료 가스중에 상기의 할로겐 원소를 갖는 가스를 2∼5체적% 혼입하면 좋다. 더욱이, 스퍼터법에 의해 그 피막을 형성하는 경우에는 상기 할로겐 가스를 스퍼터 분위기 중에 2∼20체적% 혼입하면 좋다. 스퍼터법에 의한 경우에는 분위기중에 가스조성은 피막의 조성에 반영되기 어렵기 때문에, CVD 법의 경우보다 약간 농도를 높일 필요가 있다.This halogen binds with alkali ions, such as sodium, and fixes sodium, which has a great effect in preventing sodium contamination. However, addition of excessive halogen is not preferable because it makes the film coarse and impairs adhesion or surface flatness. In addition, when forming the film by the optical CVD method or the plasma CVD method instead of the reduced pressure CVD method, 2-5 volume% of gas containing the said halogen element may be mixed in source gas. Moreover, when forming the film by the sputtering method, the said halogen gas may be mixed in 2-20 volume% in sputter atmosphere. In the case of the sputtering method, since the gas composition in the atmosphere is hardly reflected in the composition of the film, it is necessary to increase the concentration slightly in the case of the CVD method.
다음으로 비정질 실리콘막 혹은 미결정 또는 다결정 실리콘막을 감압 CVD 법, 혹은 플라즈마 CVD 법, 혹은 스퍼터법에 의해 두께 20∼500㎚ 만큼 형성한다. 그리고, 이것을 섬형상에 에칭한다. 이 실리콘막을 형성할 때에도, 먼저 피막(403)을 형성하는 경우와 동일하게 할로겐 원소를 피막중에 도입하면 좋다. 할로겐 원소의 도입방법은 먼저의 피막(403)의 경우와 동일하게 피막형성시의 분위기 중에 할로겐을 함유한 가스를 혼입시켜도 좋고, 또한, 피막형성후, 이온주입법에 의해 도입해도 좋다. 이때, 할로겐 원소의 피막중의 농도는 1×1018∼5×1020개/㎝3, 바람직하게는 1×1019∼5×1020개 /㎝3이 되도록 원료가스의 농도를 제어하지 않으면 않된다.Next, an amorphous silicon film or a microcrystalline or polycrystalline silicon film is formed by a thickness of 20 to 500 nm by reduced pressure CVD, plasma CVD, or sputtering. Then, this is etched in an island shape. Also in forming the silicon film, a halogen element may be introduced into the film in the same manner as in the case of forming the film 403 first. As for the introduction method of the halogen element, the gas containing halogen may be mixed in the atmosphere at the time of film formation similarly to the case of the film | membrane 403 mentioned earlier, and may be introduce | transduced by the ion implantation method after film formation. At this time, if the concentration of the source gas is not controlled so that the concentration of the halogen element is 1 × 10 18 to 5 × 10 20 pieces / cm 3 , preferably 1 × 10 19 to 5 × 10 20 pieces / cm 3. No.
더욱이, 동시에 피막중에 수소원자의 농도는, 이 할로겐 농도의 4배 이하, 바람직하게는 1배 이하이면, 할로겐 첨가 효과가 보다 향상된다. 이 효과는 다음과 같이 설명된다. 수소원자는, 실리콘의 불포화 결합을 종료하는데는 필요하지만, 그 결합은 약하고, 간단히 결합이 끊겨 버린다. 한편, 할로겐 원소는 실리콘과 강하게 결합한다. 만약 실리콘중에 수소가 지나치게 존재하는 경우에는(그것을 피막중에 불포화결합이 많다는 것도 되지만), 대부분의 할로겐은 실리콘과 결합하고, 그 결과, 피막중을 이동하는 가동이온을 게터링할 수 없다. 따라서, 수소농도가 큰 실리콘중에는, 할로겐 첨가의 효과가 적고, 수소 농도가 적은 실리콘 중에는, 할로겐 첨가효과가 큰 것으로 추측된다.At the same time, when the concentration of hydrogen atoms in the film is 4 times or less, preferably 1 times or less, of the halogen concentration, the effect of adding halogen is further improved. This effect is explained as follows. The hydrogen atom is necessary for terminating the unsaturated bond of silicon, but the bond is weak and the bond is simply broken. On the other hand, the halogen element strongly bonds with silicon. If there is too much hydrogen in the silicon (although there are many unsaturated bonds in the film), most halogens bind with the silicon, and as a result, cannot getter the movable ions traveling through the film. Therefore, it is estimated that the effect of halogen addition is small in silicon with a large hydrogen concentration, and the effect of halogen addition is large in silicon with a small hydrogen concentration.
또한 실리콘 등의 반도체 막에서는, 가동이온 이외의 유해원소로서, 탄소, 질소, 산소의 농도가 모두 7×1019개/㎝3이하, 바람직하게는 1×1019개/㎝3이하인 것이 바람직하다. 이들 원소는 할로겐 첨가에 의해서도 제거되지 않는 것이기 때문이다.In addition, in semiconductor films such as silicon, the concentrations of carbon, nitrogen, and oxygen are all 7 × 10 19 particles / cm 3 or less, preferably 1 × 10 19 particles / cm 3 or less as harmful elements other than movable ions. . This is because these elements are not removed even by the addition of halogen.
더욱이, 할로겐 첨가에 의해 나트륨이나 리듐, 칼륨 등의 가동이온을 게터링 할 수 있다고는 하나, 지나치게 존재하는 경우에는 그 효과도 없어져 버리기 때문에 이들 가동이온의 농도는, 어느 것도 5×1018개/㎝3이하인 것이 바람직하다.Furthermore, although halogen ions can getter ions such as sodium, lithium, and potassium, getters can be gettered, but if they are too present, the effect is also lost. Therefore, the concentration of these ions is 5 × 10 18 / It is preferable that it is cm 3 or less.
그리고, 이와같이하여 형성된 실리콘 피막상에 게이트 절연막으로서, 두께 10∼200㎚ 바람직하게는 10∼100㎚의 산화규소막을 감압 CVD법, 혹은 스퍼터법에 의해 형성한다. 이 때에도, 먼저와 같이, 원료가스중, 혹은 스퍼터 가스중에 할로겐 재료가스를 혼입시켜 두면 좋다.Then, a silicon oxide film having a thickness of 10 to 200 nm, preferably 10 to 100 nm, is formed on the silicon film thus formed by a reduced pressure CVD method or a sputtering method. Also in this case, the halogen material gas may be mixed in the source gas or the sputter gas as described above.
그리고, 그 위에 감압 CVD 법 혹은 플라즈마 CVD 법에 의해 인이 1021㎝-3정도로 첨가된 다결정 혹은 미결정 실리콘막을 형성한다. 그리고 이 실리콘막 및 이 밑의 게이트 절연막(산소규소)은 패터닝하여 게이트 전극(410)과 게이트 절연막(404)을 형성한다.Then, a polycrystalline or microcrystalline silicon film to which phosphorus is added on the order of 10 21 cm -3 is formed thereon by a reduced pressure CVD method or a plasma CVD method. The silicon film and the gate insulating film (silicon oxide) under it are patterned to form a gate electrode 410 and a gate insulating film 404.
더욱이, 이 게이트 전극을 마스크로서 셀프어라인적으로 이온주입을 행하고, 비교적 불순물 농도가 적은 (1017∼1019㎝-3정도) 소스(드레인) 영역(407), 드레인(소스) 영역(409)을 형성한다. 불순물이 주입되지 않은 부분이 채널영역(408)으로서 남는다. 이렇게 하여, 제4도(a)가 얻어진다.Furthermore, ion implantation is performed self-aligning with the gate electrode as a mask, and the source (drain) region 407 and the drain (source) region 409 having relatively low impurity concentrations (about 10 17 to 10 19 cm -3 ). To form. The portion where the impurity is not injected remains as the channel region 408. In this way, FIG. 4 (a) is obtained.
다음으로, 제4도(b)에 나타내는 바와같이 감압 CVD법에 의해, 전체에 PSG선(413)이 형성된다. 그리고, 이것을 공지의 방향성 에칭에 의해 에칭하고, 게이트 전극 옆에 측벽(414)을 형성한다. 그후, 다시, 이온주입을 행하고, 불순물농도가 높은 소스(드레인) 영역(407a)과 드레인(소스) 영역(409a)을 형성한다. 불순물농도가 낮은 영역은 소스(드레인) 영역(407b)과 드레인(소스) 영역(409b)이 되어, LDD를 형성한다. 이렇게 하며, 제4도(c)를 얻는다.Next, as shown in FIG.4 (b), PSG line 413 is formed in the whole by the pressure reduction CVD method. Then, this is etched by known directional etching to form sidewalls 414 next to the gate electrodes. Thereafter, ion implantation is performed again to form a source (drain) region 407a and a drain (source) region 409a having a high impurity concentration. The regions with low impurity concentrations become source (drain) regions 407b and drain (source) regions 409b to form LDDs. In this way, a fourth figure (c) is obtained.
그후, 제4도(d)에 나타낸 바와 같이, 감압 CVD법에 의해, 전체에 질화규소 (405)을 두께 50∼1,000㎚ 형성한다. 그후, 예를들면 600℃ 정도의 저온아닐에 의해 실리콘막의 결정화를 행하고, 소스, 드레인 영역의 활성화를 행한다. 이 공정은 레이저아닐로 행해도 좋다. 이와같이하여, TFT의 중간체가 얻어진다.Thereafter, as shown in FIG. 4 (d), silicon nitride 405 is formed to have a thickness of 50 to 1,000 nm in the whole by the reduced pressure CVD method. Thereafter, for example, the silicon film is crystallized by low temperature annealing at about 600 캜, and the source and drain regions are activated. This process may be performed by laser annealing. In this way, an intermediate of the TFT is obtained.
제4도의 예는, 본 발명의 예를 나타낸 것에 지나지 않고, 본 발명이, 상기의 공정에 제약되지 않는 것은 명확할 것이다. 제4도의 예에서는, 제3도의 예와 똑같이, 질화규소막과 게이트 전극과 소스 혹은 드레인 영역이 인접하는 부분이 없다. 즉, 제2도의 경우와는 달리, 측벽(414)이 존재함으로, 제2도에서 염려되었던 것과 같이 문제는 없다. 더욱이, 제3도와는 달리, 도너나 액셉터의 첨가는 절연막을 통하지 않고 용이하게 행할 수 있다는 특징을 갖는다.The example of FIG. 4 is only what showed the example of this invention, It will be clear that this invention is not restrict | limited to said process. In the example of FIG. 4, as in the example of FIG. 3, there is no portion where the silicon nitride film, the gate electrode, and the source or drain region are adjacent to each other. That is, unlike the case of FIG. 2, the side wall 414 is present, so there is no problem as it was concerned in FIG. Moreover, unlike FIG. 3, addition of a donor or an acceptor can be easily performed without going through an insulating film.
[실시예 1]Example 1
본 발명을 이용한 TFT의 특징에 대해서 기술한다. 본 실시예에서 사용한 TFT는 석영유리 기판상에 제4도의 공정에 따라서 제작한 LDD형 TFT이다. 우선, 석영유리 기판(401)상 및 그 이면과 측면(즉, 기판전체)에 감압 CVD법에 의해 질화규소막 (402)을 두께 100㎚ 형성하고, 더욱이, 연속적으로 감압 CVD 법에 의해 산화규소막(저온산화막(LTO 막)이라고 한다)(403)을 두께 200㎚ 형성하고, 최후로, 역시 감압 CVD법에 의해 비정질 실리콘막을 두께 30㎚ 형성한다. 이때의 최고 공정온도는 600℃ 였다. 다음으로, 비정질 실리콘막을 섬형상으로 패터닝 했다. 그리고, 그 비정질 실리콘막의 표면의 극히 얇은 부분, 두께 2∼10㎚을 양극 산화법에 의해 산화했다. 그후, 스퍼터법에 의해 산화규소막을 100㎚ 형성했다. 여기서 스퍼터 분위기는 산소와 알곤 혹은 다른 희소 가스의 혼합체로 하고, 또한, 산소의 분압을 80% 이상으로 했다. 이때, 스퍼터 충격에 의해 기본막에 결함이 발생한다.The characteristics of the TFT using the present invention will be described. The TFT used in this embodiment is an LDD type TFT fabricated on a quartz glass substrate in accordance with the process of FIG. First, a 100 nm thick silicon nitride film 402 is formed on the quartz glass substrate 401 and its back and side surfaces (i.e., the entire substrate) by a reduced pressure CVD method, and furthermore, a silicon oxide film is continuously formed by a reduced pressure CVD method. A 403 (called a low temperature oxide film (LTO film)) is formed at a thickness of 200 nm, and finally, an amorphous silicon film is formed at a thickness of 30 nm by the reduced pressure CVD method. The maximum process temperature at this time was 600 degreeC. Next, the amorphous silicon film was patterned in an island shape. An extremely thin portion of the surface of the amorphous silicon film and a thickness of 2 to 10 nm were oxidized by the anodic oxidation method. Thereafter, 100 nm of a silicon oxide film was formed by the sputtering method. Here, the sputter atmosphere was a mixture of oxygen and argon or other rare gas, and the partial pressure of oxygen was 80% or more. At this time, a defect occurs in the base film due to the sputter impact.
예를들면, 기본이 실리콘막인 경우에는, 실리콘 중에 산소원자가 투입되어 산소의 농도가 증가한다. 이러한 상태에서는 실리콘은 극재준위(極在準位)가 많아져 버린다. 즉, 실리콘과 산화규소의 경계가 분명하지 않게 되어 버린다. 그러나, 본 실시예와 같이 미리 얇은 양극산화막을 형성해 두면, 스퍼터시에는 이미 산화규소가 존재하고 있기 때문에, 상기와 같은 원자의 혼합을 피하게 되고, 실리콘막과 산화규소막의 경계는 유지된다.For example, when the base is a silicon film, oxygen atoms are introduced into silicon to increase the concentration of oxygen. In this state, the silicon material level increases. In other words, the boundary between silicon and silicon oxide becomes unclear. However, if a thin anodic oxide film is formed in advance as in the present embodiment, since silicon oxide already exists at the time of sputtering, mixing of the above atoms is avoided and the boundary between the silicon film and the silicon oxide film is maintained.
이 산화규소막의 형성후, 감압 CVD 법에 의해, 인을 1021㎝-3정도 포함한 n+형의 미결정 규소막을 두께 300㎚ 형성했다 .이상의 피막형성의 최고 공정 온도는 650℃였다. 그후, 게이트 전극의 패터닝을 행하고 게이트 전극(410)과 게이트 절연막(404)을 형성했다. 더욱이, 이온투입에 의해 비소이온을 2×1018㎝-3만큼주입하고, 소스 및 드레인영역(407,409)을 형성했다. 이렇게 하여, 제4도(a)를 얻었다.After formation of this silicon oxide film, an n + type microcrystalline silicon film containing about 10 21 cm -3 of phosphorus was formed by a reduced pressure CVD method at a thickness of 300 nm. The maximum process temperature of the above film formation was 650 占 폚. Thereafter, the gate electrode was patterned to form a gate electrode 410 and a gate insulating film 404. Further, by implanting arsenic ions by 2 x 10 18 cm -3 by ion implantation, source and drain regions 407 and 409 were formed. In this way, FIG. 4 (a) was obtained.
이어서, 제4도(b)와 같이 감압 CVD 법에 의해 PSG막(413)을 형성하고, 방향성 에칭에 의해 제4도(c)에 나타내는 측벽(414)을 형성했다. 다시, 이온투입법에 의해 비소이온을 영역(407a 및 409a)에 5×1020㎝-3주입했다.Next, the PSG film 413 was formed by the pressure reduction CVD method as shown in FIG. 4 (b), and the sidewall 414 shown in FIG. 4 (c) was formed by directional etching. Again, arsenic ions were implanted into the regions 407a and 409a by 5 x 10 20 cm -3 by ion implantation.
그후, 전체에 질화규소막(405)을 감압 CVD 법에 의해 형성했다. 이렇게하여 제4도(D)를 얻었다. 그후, 진공중 620℃에서 아닐하여, 영역(407a,407b,408 ,409 a,409b)을 활성화 시켰다. 그리고, 감압 CVD 법에 의해 층간 절연물로서, 전체에 PSG막을 형성하고, 전극용의 구멍을 뚫고, 알루미늄 전극을 소스영역 및 드레인영역에 형성했다. 그리고, 최후로, 패시베이션의 목적으로 전체에 다시, 감압 CVD 법에 의해 질화규소막을 형성했다.Then, the silicon nitride film 405 was formed in the whole by the reduced pressure CVD method. Thus, FIG. 4D was obtained. The regions 407a, 407b, 408, 409 a, 409b were then activated, but not at 620 ° C. in vacuo. As an interlayer insulator, a PSG film was formed over the whole, a hole for the electrode was formed, and an aluminum electrode was formed in the source region and the drain region by the reduced pressure CVD method. And finally, the silicon nitride film was formed in the whole again by the pressure reduction CVD method for the purpose of passivation.
이와같이하여 형성된 TFT는 매우 신뢰성이 높은 것이었다. 소위 바이어스 온도처리(BT처리)에 의해서도 소자의 동작특성이 변화 않는 것으로 나타났다. 그 예를 제8도에 나타낸다. BT 처리는 제8도중에 나타낸 회로도와 같이 배선하고, 가온(加溫)중에 게이트(G)와 소스(S), 드레인(D)간에 바이어스 전압(VB)를 가하는 것에 의해 행하였다. 구체적으로는, 제작후 즉시 실온에서 TFT의 게이트전압-드레인전류 특성을 측정하고 (VB=0, 그후 150℃에서 1시간, 게이트 전극에 +20V의 전압을 가하여 실온에서 TFT의 게이트전압 드레인전류 특성을 측정하고(VB=20V), 다음으로, 다시, 150℃에서 1시간, 게이트 전극에 이번에는 -20V의 전압을 가하고, 그후, 실온에서 TFT의 게이트 전압-드레인전류 특성을 측정하고(VB=-20V), TFT의 한계치전압의 변동을 조사했다.The TFT thus formed was very highly reliable. The so-called bias temperature treatment (BT treatment) also showed that the operating characteristics of the device did not change. An example is shown in FIG. BT processing was performed by wiring as shown in the circuit diagram shown in FIG. 8 and applying a bias voltage V B between the gate G, the source S, and the drain D during heating. Specifically, immediately after fabrication, the gate voltage-drain current characteristics of the TFT were measured at room temperature (V B = 0, and then a voltage of +20 V was applied to the gate electrode at 150 ° C. for 1 hour, and the gate voltage drain current of the TFT at room temperature was measured. The characteristics were measured (V B = 20 V), and then again, at a temperature of 150 ° C. for 1 hour, a voltage of −20 V was applied to the gate electrode this time, and then the gate voltage-drain current characteristics of the TFT were measured at room temperature ( V B = -20 V) and variation of the threshold voltage of the TFT were investigated.
제8도(b)가 이상에 기재한 방법에 의해 제작한 TFT의 특성이다. 이와같이, 바이어스 전압(VB)에 전혀 특성이 영향을 받지 않는, 정밀한 측정의 결과, 한계치전압의 변동은 0.2V 이하였다.FIG. 8B shows the characteristics of the TFT produced by the method described above. As a result of the precise measurement in which the characteristics are not affected at all by the bias voltage V B , the variation in the threshold voltage was 0.2 V or less.
한편, 제8도(a)에 나타낸 것은, 질화규소막(402),(405)을 설치하지 않는것 이외에는 본 실시예에 나타낸 방법과 완전히 동일한 공정으로 제작한 것인데, 도면에서 분명한 것과 같이 특성이 VB에 크게 의존하고있다. 이와같은 특성이 변동(한계치전압의 변동)은, 게이트 절연막중의 나트륨 등의 가동이온에 의한 것으로 설명되며, 변동이 클수록 가동이온이 많고, 또한 제8도(b)와 같이 변동이 적은 것은 가동이온의 양이 적다고 설명된다. 한계치전압의 변동폭으로 본 실시예에서 제작한 TFT의 게이트 전극중의 가동이온의 양은 8×1010㎝-3정도인 것으로 추정된다. 즉, 본 발명과 같이 질화규소막을 설치하는 것에 의해 TFT의 특정을 현저하게 개선하고, 신뢰성을 향상시키는 것이 가능하다는 것을 알았다.On the other hand, as shown in Fig. 8A, the silicon nitride films 402 and 405 are manufactured by the same process as in the present embodiment except that the silicon nitride films 402 and 405 are not provided. Depends heavily on B This characteristic variation (change in the threshold voltage) is explained by the movable ion such as sodium in the gate insulating film. The larger the variation, the more the operating ion and the smaller the variation as shown in Fig. 8 (b). It is explained that the amount of ions is small. The variation range of the voltage limit amount of the mobile ions in the gate electrode of the TFT manufactured in this embodiment is estimated to be about 8 × 10 10 ㎝ -3. That is, it was found that by providing the silicon nitride film as in the present invention, it is possible to remarkably improve the specification of the TFT and to improve the reliability.
[실시예 2]Example 2
본 발명을 이용한 TFT의 특징에 대해서 기술한다. 본 실시예에서 사용한 TFT는 석영유리 기판상에 제4도의 공정에 따라서 제작한 LDD형 TFT이다. 우선, 석영유리 기판(401) 위 및 기판이면에 그 감압 CVD 법에 의해 산화규소막(저온산화막(LTO 막)이라고 한다)(403)을 두께 200㎚ 형성하고, 최후로, 역시 감압 CVD법에 의해 비정질 실리콘막을 두께 30㎚ 형성한다. 이 때의 최고 공정온도는 600℃ 였다. 그리고, 이상의 공정에서는 연속적으로 배치된 3개의 반응실로 이루어진 CVD 장치에서 성막되었는데, 산화규소막과 비정질 실리콘막의 성막시에는 재료가스 이외에 할로겐 첨가가스로서 염화수소가스(HCI)를 5체적% 첨가하여 반응시켰다. 그 결과, 산화규소막과 비정질 실리콘막 중에 염소를 첨가할 수 있었다. 2차 이온질량분석법에 의한 분석에서는, 산화규소막중 및 비정질 실리콘막중 염소의 농도는 각각 2.3×1019개/㎝3, 3.1×1019개/㎝3였다. 그리고, 질화 규소막의 원료가스로서는, 디클로르시란(SiCl2H2)과 암모니아(NH3), 산화규소막의 원료가스로서는 디시란(Si2H6)과 산소(O2)와 염소수소, 비정질 실리콘막의 원료가스로서는, 디시란과, 염화수소를 각각 이용했다. 순도는 어느것이나 6N의 것을 이용했다. 이와같이 하여 얻어진 산화규소막과 비정질 실리콘막 중의 수소원자의 양은 모두 1×1019개/㎝3이하인 것이 확인되었다. 또한, 성막은 대기에 접촉하지 않고 연속적으로 행했기 때문에, 실리콘막에 있어서는, 탄소, 질소, 산소의 농도는 1×1019/㎝3이하인 것이 확인되었다.The characteristics of the TFT using the present invention will be described. The TFT used in this embodiment is an LDD type TFT fabricated on a quartz glass substrate in accordance with the process of FIG. First, a silicon oxide film (referred to as a low temperature oxide film (LTO film)) 403 is formed at a thickness of 200 nm on the quartz glass substrate 401 and on the back surface of the substrate by a reduced pressure CVD method. By this, an amorphous silicon film is formed with a thickness of 30 nm. The maximum process temperature at this time was 600 degreeC. In the above process, the film was formed in a CVD apparatus consisting of three reaction chambers arranged in series. When the silicon oxide film and the amorphous silicon film were formed, 5 vol% of hydrogen chloride gas (HCI) was added as a halogenated gas in addition to the material gas to react. . As a result, chlorine could be added to the silicon oxide film and the amorphous silicon film. In the analysis by the secondary ion mass spectrometry, the concentrations of chlorine in the silicon oxide film and the amorphous silicon film were 2.3x10 19 pieces / cm 3 and 3.1x10 19 pieces / cm 3, respectively. Dichlorosilane (SiCl 2 H 2 ), ammonia (NH 3 ) as the source gas of the silicon nitride film, and disilane (Si 2 H 6 ), oxygen (O 2 ), hydrogen chlorine, As the source gas of the amorphous silicon film, disilane and hydrogen chloride were used, respectively. The purity used 6N of all. The amount of hydrogen atoms in the silicon oxide film and the amorphous silicon film thus obtained was confirmed to be 1 × 10 19 particles / cm 3 or less. In addition, since the film formation was performed continuously without contacting the atmosphere, it was confirmed that in the silicon film, the concentrations of carbon, nitrogen, and oxygen were 1 × 10 19 / cm 3 or less.
다음으로, 비정질 실리콘막을 섬형상으로 패터닝했다. 그리고, 그 비정질 실리콘막의 표면의 극히 얇은 부분, 두께 2∼10㎚을 양극산화법에 의해 산화했다. 양극산화는 KNO2를 첨가한 N매틸 아세트 아미드(NMA) 혹은 테트라 하이드로 플루푸릴 알코올 (THF)을 전해액으로 하여, 백금전극을 캐소드(cathode)로 하고, 10∼50℃로 정전압법에 의해 행했다. 양극산화 종료후, 알곤 분위기 중 600℃에서 12시간 아닐했다. 그후, 스퍼터법에 의해 산화 규소막을 100㎚ 형성했다. 여기서 스퍼터 분위기는 산소와 알곤 혹은 다른 희소가스와 염화수소의 혼합기체로 하고, 또한, 산소의 분압을 80% 이상으로 했다. 염화수소 가스의 농도는 10%로 했다. 스퍼터 성막에 있어서는, 스퍼터 충격에 의해 기본막에 결함이 생긴다. 예를들면, 기본이 실리콘막인 경우에는, 실리콘중에 산소원자가 투입되어, 산소의 농도가 증가한다. 이와같은 상태에서는 실리콘은 극재준위가 많은 것으로 되어 버린다. 즉, 실리콘과 산화규소의 경계가 분명하지 않은 것이 되어 버린다. 그러나, 본 실시예와 같이 얇은 양극산화막을 형성해 두면, 스퍼터시에는 이미 산화규소가 존재하고 있기 때문에, 상기와 같은 원자의 혼합을 피할 수 있어, 실리콘막과 산화규소막의 경계는 유지된다.Next, the amorphous silicon film was patterned into islands. An extremely thin portion of the surface of the amorphous silicon film and a thickness of 2 to 10 nm were oxidized by the anodization method. Anodization was carried out by the constant voltage method at 10 to 50 ° C. using a platinum electrode as a cathode using N-methyl acetamide (NMA) or tetrahydroflufuryl alcohol (THF) to which KNO 2 was added as an electrolyte. After completion of the anodization, it was no longer 12 hours at 600 ° C in an argon atmosphere. Thereafter, 100 nm of a silicon oxide film was formed by the sputtering method. Here, the sputter atmosphere was a mixed gas of oxygen and argon or other rare gas and hydrogen chloride, and the partial pressure of oxygen was 80% or more. The concentration of hydrogen chloride gas was 10%. In sputter film formation, a defect arises in a base film by sputter impact. For example, in the case where the base is a silicon film, oxygen atoms are introduced into silicon to increase the concentration of oxygen. In such a state, silicon has many pole ash levels. In other words, the boundary between silicon and silicon oxide is not clear. However, if a thin anodic oxide film is formed as in the present embodiment, since silicon oxide already exists at the time of sputtering, mixing of the above atoms can be avoided and the boundary between the silicon film and the silicon oxide film is maintained.
이 산화규소막의 형성후, 감압 CVD 법에 의해 인을 1020㎝-3정도 포함한 N+형의 미결정 규소막을 두께 300㎚ 형성했다 .이상의 피막형성의 최고 공정 온도는 650℃였다. 그후, 게이트 전극의 패터닝을 행하고 게이트 전극(410)과 게이트 절연막(404)을 형성했다. 더욱이, 이온투입에 의해 비소이온을 2×1018㎝-3만큼 주입하고, 소스 및 드레인영역(407,409)을 형성했다. 이렇게 하여, 제4도(a)를 얻었다.After the formation of the silicon oxide film, a N + type microcrystalline silicon film containing about 10 20 cm -3 of phosphorus was formed by a reduced pressure CVD method at a thickness of 300 nm. The maximum process temperature of the above film formation was 650 占 폚. Thereafter, the gate electrode was patterned to form a gate electrode 410 and a gate insulating film 404. Furthermore, arsenic ions were implanted by 2 x 10 18 cm -3 by ion implantation, and source and drain regions 407 and 409 were formed. In this way, FIG. 4 (a) was obtained.
이어서, 제4도(b)와 같이 감압 CVD 법에 의해 PSG 막(413)을 형성하고, 방향성 에칭에 의해 제4도(c)에 나타낸 측벽(414)을 형성했다. 또한, 이온투입법에 의해 비소이온을 영역(407a 및 409a)에 5×1020㎝-3주입했다.Next, the PSG film 413 was formed by the reduced pressure CVD method as shown in FIG. 4 (b), and the sidewall 414 shown in FIG. 4 (c) was formed by directional etching. In addition, 5 x 10 20 cm -3 was implanted into the regions 407a and 409a by the ion implantation method.
그후, 전체에 질화규소막(405)을 감압 CVD 법에 의해 형성했다. 이렇게 하여 제4도(d)를 얻었다. 그후, 진공중 620℃에서 48시간 아닐하고, 영역(407a,407b,408 ,409a,409b)을 활성화 시켰다. 그리고, 감압 CVD 법에 의해 층간절연물로서 전체에 PSG 막을 형성하고, 전극용의 구멍을 뚫고, 알루미늄 전극을 소스영역 및 드레인영역에 형성했다. 그리고, 마지막으로 패시베이션의 목적으로 전체에 다시 감압 CVD 법에 의해 질화규소막을 형성했다.Then, the silicon nitride film 405 was formed in the whole by the reduced pressure CVD method. Thus, FIG. 4 (d) was obtained. Thereafter, the regions 407a, 407b, 408, 409a, and 409b were activated at 48 hours at 620 DEG C in vacuum. Then, a PSG film was formed over the whole as an interlayer insulator by a reduced pressure CVD method, holes for the electrodes were formed, and aluminum electrodes were formed in the source region and the drain region. And finally, the silicon nitride film was formed in the whole again by the pressure reduction CVD method for the purpose of passivation.
이와같이하여 형성된 TFT는 매우 신뢰성이 높은 것이었다. 소위 바이어스 온도처리(BT처리)에 의해서도 소자의 동작특성이 변화 않았다. BT 처리란, 가온상태로 소스, 드레인 간과 게이트 전극에 전압을 가하는 처리로 정상소자라면 아무런 문제가 발생하지 않았으나, 예를들면 가동이온이 포함되어 있는 그러한 소자에는, 특성의 변화를 볼 수 있다. 그 상태를 제6도에 나타낸다.The TFT thus formed was very highly reliable. The so-called bias temperature treatment (BT treatment) also did not change the operation characteristics of the device. The BT process is a process in which a voltage is applied between the source, drain, and gate electrodes in a warm state, and no problem occurs in the case of a normal device. For example, a change in characteristics can be seen in such a device including movable ions. The state is shown in FIG.
제6도(a)에는 가동이온이 게이트 절연막과 채널영역에 조재하는 TFT를 나타내고 있다. 채널영역에 알칼리의 가동이온(도면중에 A+로 나타낸다)이 존재하고, 알칼리 이온은 도너(donor)가 됨으로, 채널영역은 약간 N형(N-형)이 된다. 이 상태를 상태 1로한다. 이 TFT의 게이트 전극과 소스, 드레인 간에, 제6도(b)에 나타낸 바와같은 정(+)의 바이어스 전압을 가하면, 우선, 채널영역의 가동이온(정 이온)이 게이트전극으로부터 멀어지고, 채널영역은 진화성(I 형화)한다. 이 상태를 상태 2로 한다. 이 결과 ,TFT의 Ip(드레인 전류)-VG(게이트 전압)특성은, 제6도(d)에 나타낸 바와같이, 우측으로 크게 이동한다.6A shows a TFT in which movable ions are provided in the gate insulating film and the channel region. Alkali mobile ions (indicated by A + in the figure) are present in the channel region, and alkali ions become donors, so that the channel region is slightly N-type (N-type). This state is set to state 1. When a positive bias voltage as shown in Fig. 6B is applied between the gate electrode, the source, and the drain of the TFT, first, the movable ions (positive ions) in the channel region are separated from the gate electrode, and the channel Realms are evolutionary (type I). This state is referred to as state 2. As a result, the Ip (drain current)-V G (gate voltage) characteristics of the TFT are largely shifted to the right as shown in FIG.
그러나, 게이트 절연막에도 가동이온이 존재하는 경우에는, 게이트전극에 걸리는 바이어스 전압 때문에, 가동이온이 게이트 전극의 하부(채널영역측)에 모이고, 결과적으로 채널영역은 정(+)의 전계를 느끼게 된다. 그 때문에, 채널영역에는 전자가 모이고, 다시, 약하게 N형화 한다. 이 상태를 상태 3으로 하면, 제6도(e)에 나타낸 바와같이, 상태 2로부터 상태 3으로 IP-VG특성곡선은 좌로 이동한다. 결구, 바이어스 전압에 의해 TFT의 특성은 최초의 것과 비교하여 우로 이동한 것이 된다.However, when movable ions also exist in the gate insulating film, due to the bias voltage applied to the gate electrode, the movable ions are collected at the lower portion (the channel region side) of the gate electrode, and as a result, the channel region feels a positive electric field. . Therefore, electrons gather in the channel region, and are weakly N-type again. If this state is set to state 3, as shown in Fig. 6E, the IP-V G characteristic curve shifts from state 2 to state 3 to the left. As a result, the characteristics of the TFT are shifted to the right compared with the first one by the bias voltage.
또한, 역으로 부(-)의 바이어스로 건 경우에는 채널영역에 가동이온이 모이고, 그 결과 채널영역의 N형화가 진행되여, 게이트 전압에 의해 드레인 전류를 제어할 수 없는 상태가 된다.On the contrary, when a negative bias is applied, movable ions are collected in the channel region, and as a result, the N-type of the channel region proceeds, and the drain current cannot be controlled by the gate voltage.
본 실시예에서는, 구체적으로는, 제작후 즉시 실온으로 TFT의 게이트 전압-드레인 전류 특성을 측정하고 (VB=0), 그후, 150℃로 1시간 게이트 전극에 +20V의 전압을 가하여, 실온으로 TFT의 게이트 전압-드레인 전류 특성을 측정하고 (VB=+20V ), 다음으로, 다시, 150℃로 1시간, 게이트 전극에 이번에는 -20V의 전압을 가하고, 그후, 실온에서 TFT의 게이트 전압-드레인 전류특성을 측정하고(VB=-20V), TFT의 한계치 전압의 변동을 조사했다.In the present embodiment, specifically, the gate voltage-drain current characteristic of the TFT is measured at room temperature immediately after fabrication (V B = 0), and then a voltage of +20 V is applied to the gate electrode at 150 ° C. for 1 hour, whereby The gate voltage-drain current characteristic of the TFT was measured (V B = + 20V), and then again, at a temperature of 150 ° C. for 1 hour, a voltage of −20 V was applied to the gate electrode this time, and then the gate of the TFT at room temperature. The voltage-drain current characteristics were measured (V B = -20 V) and the variation of the threshold voltage of the TFT was investigated.
제7도(b)가 이상에 기재한 방법에 의해 제작한 TFT의 특성이다. 이와같이, 바이어스 전압(VB)에 전혀 특성이 영향을 받지 않게 정밀한 측정의 결과, 한계치 전압의 변동은 0.2V 이하였다.Fig. 7 (b) shows the characteristics of the TFT produced by the method described above. In this way, the variation in the threshold voltage was 0.2 V or less as a result of the precise measurement so that the characteristics were not affected at all by the bias voltage V B.
한편, 제7도(a)에 나타낸 것은, 질화규소막(402),(405)을 설치하지 않고, 또한, TFT의 모든 피막의 할로겐의 농도도 1×1014㎝-3이하로 한 것으로, 이것 이외에는 본 실시예에 나타낸 방법과 완전히 동일한 공정으로 제작한 것이지만, 도면에서 분면한 것과 같이 특성이 VB에 크게 의존하고있다.제7도(b)의 한계치전압의 변동폭에서 본 실시예에서 제작한 TFT의 게이트 전극중 가동이온의 양은 8×1010㎝-3정도라고 추정된다. 이상의 측정후, 본 실시예에서 제작한 TFT의 실리콘막(채널영역)과 게이트 절연막 중의 나트륨, 칼륨, 리튬의 농도를 조사한 결과, 각각, 3×1017㎝-3, 7×1015㎝-3, 5×1015㎝-3이었다. 이와같이 상당히 다량의 알칼리 원소가 존재해 있었는데 불구하고, 가동이온의 양이 적은 것은, 할로겐(이 경우는 염소)에 의해, 고정화 되었기 때문이라고 추측된다. 대비를 위해 제작한 TFT에서는, 나트륨, 칼륨, 리튬의 농도를 조사한 결과, 각각 7×1018㎝-3, 2×1016㎝-3, 4×1019㎝-3으로 다량으로 포함되어 있었다. 이점에서 본 발명의 질화규소막에 의한 블록킹의 효과도 추측된다. 즉, 본 발명과 같이 질화규소막을 설치하고, 할로겐 원소를 TFT(이 경우는 채널영역을 포함한 실리콘막과 게이트 절연막)중에 첨가하는 것에 의해 TFT의 특성을 현저하게 개선하고, 신뢰성을 향상시키는 것이 가능하다는 것을 밝혀졌다.On the other hand, in Fig. 7A, the silicon nitride films 402 and 405 are not provided, and the halogen concentrations of all the films of the TFT are also set to 1 × 10 14 cm -3 or less. Other than that produced in the same manner as the method shown in the present embodiment, but the characteristics are largely dependent on V B as shown in the figure. In the variation range of the threshold voltage of FIG. It is estimated that the amount of movable ions in the gate electrode of the TFT is about 8 x 10 10 cm -3 . After the above measurement, the concentrations of sodium, potassium, and lithium in the silicon film (channel region) and gate insulating film of the TFT fabricated in the present Example were examined, respectively. As a result, 3 x 10 17 cm -3 , 7 x 10 15 cm -3 , respectively. , 5 × 10 15 cm -3 . It is presumed that the reason why the amount of mobile ions is small is immobilized by halogen (in this case, chlorine) in spite of the existence of a large amount of alkali elements in this way. In the TFTs prepared for the comparison, the concentrations of sodium, potassium, and lithium were examined. As a result, they were contained in large amounts of 7x10 18 cm -3 , 2x10 16 cm -3 , and 4x10 19 cm -3 , respectively. From this point of view, the effect of blocking by the silicon nitride film of the present invention is also inferred. That is, by providing a silicon nitride film as in the present invention and adding a halogen element to the TFT (in this case, the silicon film and the gate insulating film including the channel region), it is possible to remarkably improve the characteristics of the TFT and to improve the reliability. It turned out.
본 발명에 의해 나트륨 등의 가동이온의 영향이 적은 TFT 등의 박막형 반도체 소자를 제작할 수 있었다. 종래, 가동이온이 존재하기 때문에, 소자를 형성할 수 없었던 기판에 있어서도, TFT를 형성하는 것이 가능하게 되었다. 본 발명을 실시하는 데는, 제1도 내지 제4도와 같이 코프레너형이라도, 또한 역코프레너형이나 스태거형, 역 스태거형의 TFT를 이용해도 무방하다. 또한, 본 발명은, 박막형 반도체 소자의 동작에 대해서 제약을 주는 것이 아니기 때문에, 트랜지스터의 실리콘은 아모르퍼스일지라도, 다결정일지라도, 미경정일지라도, 또한, 그들의 중간상태의 것일지라도, 더욱이 단결정일라도 관계없이 명백할 것이다.According to the present invention, a thin film type semiconductor device such as a TFT with little influence of movable ions such as sodium can be produced. Conventionally, since there exist movable ions, it became possible to form TFT also in the board | substrate which could not form an element. In carrying out the present invention, a coplanar type or a reverse coplanar type, a staggered type, or a reverse staggered type TFT may be used as shown in FIGS. 1 to 4. In addition, since the present invention does not restrict the operation of the thin-film semiconductor element, the silicon of the transistor may be amorphous, polycrystalline, unfixed, or in their intermediate state, or even monocrystalline. Will be obvious.
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