KR960000132B1 - Freq discreet circuit - Google Patents

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KR960000132B1 KR1019930028093A KR930028093A KR960000132B1 KR 960000132 B1 KR960000132 B1 KR 960000132B1 KR 1019930028093 A KR1019930028093 A KR 1019930028093A KR 930028093 A KR930028093 A KR 930028093A KR 960000132 B1 KR960000132 B1 KR 960000132B1
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문정환
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G01R23/15—Indicating that frequency of pulses is either above or below a predetermined value or within or outside a predetermined range of values, by making use of non-linear or digital elements (indicating that pulse width is above or below a certain limit)

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Abstract

The circuit consists of the first D flip-flop which inputs the converted output by receiving frequency determining signals to a clock unit, the first counter which outputs the output of the first D flip-flop by enabling and counting them, a register which outputs frequency determining output signals, a delay unit which outputs frequency determining input signals by delaying them, the second D flip-flop which outputs by inputting the converted output of the first D flip-flop and the output of the delay unit, the second counter which outputs the converted output of the second D flip-flop by synchronizing and counting them, the third D flip-flop which inputs the output of the second counter and outputs by reset signals, a NAND gate which performs anti-logic production between the converted output of the third D flip-flop and reset signals, the first logic combination unit which performs combination of the output of the second counter, the fourth D flip-flop which inputs signals, from reset signals and main clock to, to the clock of the register, and the second logic combination unit which combines the output of the second counter and reset signals and outputs them to the reset unit of the second D flip-flop.

Description

주파수 판별회로Frequency discriminating circuit

제1도는 종래의 주파수 판별회로도.1 is a conventional frequency discrimination circuit diagram.

제2도의 (a) 내지 (c)는 제1도의 동작파형도.(A) to (c) of FIG. 2 are operating waveform diagrams of FIG.

제3도의 (a) 내지 (c)는 제1도의 동작파형도.3A to 3C are operating waveform diagrams of FIG.

제4도는 본 발명의 게이트어레이에 적합한 주파수 판별회로도.4 is a frequency discrimination circuit diagram suitable for the gate array of the present invention.

제5도는 (a) 내지 (M)은 제4도의 동작파형도.5A to 5M are waveform diagrams of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11,14 : 제1,2카운터 12 : 레지스터11,14: first and second counter 12: register

13 : 지연부 15,16 : 제1,2논리조합부13: delay unit 15,16: 1st, 2nd logical combination unit

F1-F4 : 제1-제4 디-프립플롭F1-F4: first-fourth di-rip flop

본 발명은 주파수 판별회로에 관한 것으로, 특히 게이트어레이와 같은 디지털 로직에 적합하고 특정한 주파수에 한정되는 것이 아니라 판별주파수가 대역으로 주어지는 멀티-싱크 모니터에 적당하도록 한 주파수 판별회로에 관한 것이다.The present invention relates to a frequency discriminating circuit, and more particularly, to a frequency discriminating circuit suitable for a digital logic such as a gate array and not limited to a specific frequency but suitable for a multi-sync monitor in which a discriminating frequency is given in band.

종래의 주파수 판별회로는 첨부된 도면 제1도에 도시된 바와 같이, 인버터(11)에 의한 클럭신호(CK)와 각각의 입력신호(P1,P2)를 조합하여 출력하는 제1논리조합부(1)와, 저항(R1) 및 콘덴서(C1)에 의해 시정수값(T1=1/R1C1)을 갖는 제1시정수부(2)와, 상기 제1논리조합부(1)의 출력을 입력(T1)으로 하여 상기 제1시정수부(2)에 의해 프리세트(PR1)되어 안정 또는 준안정의 출력(Q1,QN1)을 갖는 제1멀티바이브레이터(MV1)와, 인버터(12)에 의한 입력신호(P3)와 상기 제1멀티바이브레이터 (MV1)의 출력(Q1) 및 입력신호(P4)를 조합하여 출력하는 제2논리조합부(3)와, 저항 (R2) 및 콘덴서(C2)에 의해 시정수값(T2=1/R2C2)을 갖는 제2시정수부(4)와, 상기 제1논리 조합부(3)의 출력을 입력(T2)으로 하여 상기 제1시정수부(4)에 의해 프리세트(PR2)되어 안정 또는 준안정의 출력(Q2,QN2)을 갖는 제2멀티바이브레이터(MV2)로 구성된다.In the conventional frequency discriminating circuit, as shown in FIG. 1, the first logical combination unit outputs a combination of the clock signal CK of the inverter 11 and the respective input signals P1 and P2. 1), the first time constant part 2 having the time constant value T1 = 1 / R1C1 by the resistor R1 and the condenser C1, and the output of the first logical combination part 1 are input (T1). The first multivibrator MV1 and the input signal from the inverter 12 having a stable or metastable output Q1, QN1 which are preset by the first time constant part 2. Time constant value by the second logical combination part 3 which combines P3), the output Q1 of the said 1st multivibrator MV1, and the input signal P4, and the resistor R2 and the capacitor C2. The second time constant part 4 having (T2 = 1 / R2C2) and the output of the first logical combination part 3 as the input T2 are preset by the first time constant part 4 by the first time constant part 4. Second multiplier with stable or metastable outputs (Q2, QN2) It consists of the vibrator MV2.

이와 같이 구성된 종래의 주파수 판별회로는 먼저 제2의 (a)에서와 같이 클럭신호(CK)가 35K Hz로 인버터(11)에 입력되면, 앤드게이트(AND1)가 상기 인버터(11)의 출력과 각각의 하이레벨의 입력신호(P1,P2)를 조합하여 멀티바이브레이트(MV1)의 입력단(T1)에 출력하므로 제2도의 (b)에서와 같이 그의 일측 출력(Q1)은 상기 클럭신호(CK)의 네가티브 에지에서 포지티브 트리거된다. 그런데 상기 멀티바이브레이터(MV1)의 프라세트단(PR)에 인가되는 시정수 값(T1=1/R1C1)은 상기 35K Hz의 입력클럭(CK) 한 주기 보다 작기 때문에 상기 클럭신호(CK) 다음 주기가 시작되기 전에 로우가 된다.In the conventional frequency discriminating circuit configured as described above, when the clock signal CK is input to the inverter 11 at 35K Hz as in the second (a), the AND gate AND1 is connected to the output of the inverter 11. Since each of the high level input signals P1 and P2 is combined and output to the input terminal T1 of the multivibration MV1, one side output Q1 thereof is the clock signal CK as shown in FIG. Positive trigger at the negative edge of However, since the time constant value T1 = 1 / R1C1 applied to the preset stage PR of the multivibrator MV1 is smaller than one cycle of the input clock CK of 35K Hz, the next period of the clock signal CK is performed. Goes low before is started.

그리고 상기 제1멀티바이브레이터(MV1)의 출력(Q1)이 앤드게이트(AND2)에 입력되면 인버터(12)에 의한 로우레벨의 입력신호(P3)와 다른 하이레벨의 입력신호(P4)와 함께 상기 앤드게이트(AND2)에서 조합된 후 제2멀티바이브레이터 (MV2)의 입력단(T2)에 입력되므로 제2도의 (c)에서와 같이 그의 일측출력(Q2)은 상기 제1멀티바이브레이터(MV1)의 출력(Q1)이 포지티브상태에서 하이레벨로 출력된다. 그런데 상기 제2멀티바이브레이터(MV2)의 프리세트단(PR2)에 인가되는 시정수 값(T2=1/R2C2)이 상기 입력클럭(CK) 보다 크므로 상기 제1멀티바이브레이터 (MV1)의 출력(Q1)이 로우가 되기전에 다시 상기 제2멀티바이브레이터(MV2)의 출력(Q2)이 하이가 되므로 계속해서 하이상태가 유지된다.When the output Q1 of the first multivibrator MV1 is input to the AND gate AND2, the low-level input signal P3 by the inverter 12 is different from the high-level input signal P4. After being combined at the AND gate AND2 and input to the input terminal T2 of the second multivibrator MV2, one side output Q2 thereof is output of the first multivibrator MV1 as shown in FIG. Q1 is output at a high level in a positive state. However, since the time constant value T2 = 1 / R2C2 applied to the preset stage PR2 of the second multivibrator MV2 is larger than the input clock CK, the output of the first multivibrator MV1 ( Since the output Q2 of the second multivibrator MV2 becomes high again before Q1) becomes low, the high state is continuously maintained.

한편 제3도의 (a)에서와 같이 클럭신호(CK)가 38K Hz로 입력되면 상기 제1멀티바이브레이터(MV1)의 출력(Q1)은 제3도의 (b)에서와 같이 입력클럭(CK)의 네가티브 에지에서 하이레벨로 출력되는데, 상기 시정수값(T1)이 38K Hz의 입력클럭(CK) 주기보다 크므로 38K Hz의 입력클럭(CK)의 다음 주기가 시작할때도 로우가 되지않아 다음 38K Hz의 입력클럭(CK) 주기에서 리-트리거가 되어 계소해서 하이상태가 유지된다.On the other hand, when the clock signal CK is input at 38K Hz as shown in (a) of FIG. 3, the output Q1 of the first multivibrator MV1 is connected to the input clock CK as shown in (b) of FIG. It is output at the high level at the negative edge, and the time constant value T1 is greater than the input clock CK period of 38K Hz so that it does not go low even when the next period of the input clock CK of 38K Hz starts, It re-triggers during the input clock (CK) cycle and continues to be high.

이에따라 상기 제1멀티바이브레이터(MV1)의 출력(Q1)이 앤드게이트(AND2)에 의해 상기 제2멀티바이브레이터(MV2)의 입력단(T2)에 입력되므로 그의 출력(Q2)은 제3도의 (c)에서와 같이 상기 제1멀티바이브레이터(MV1)의 출력(Q1)의 포지티브 에지에서 하이가 되는데, 이때 상기 제1멀티바이브레이터(MV1)의 출력(Q1)이 항상 하이인 상태이므로 상기 제2멀티바이브레이터(MV2)의 출력(Q2)은 상기 시정수(T2) 이후에 로우상태가 된다.Accordingly, since the output Q1 of the first multivibrator MV1 is input to the input terminal T2 of the second multivibrator MV2 by an AND gate AND2, its output Q2 is represented by (c) of FIG. As shown in FIG. 2, the output signal is high at the positive edge of the output Q1 of the first multivibrator MV1. In this case, since the output Q1 of the first multivibrator MV1 is always high, the second multivibrator The output Q2 of MV2 goes low after the time constant T2.

결론적으로 입력클럭(CK)의 35K Hz에서는 하이가 되며 38K Hz에서는 로우가 된다.In conclusion, the input clock (CK) goes high at 35K Hz and goes low at 38K Hz.

그러나 이와 같은 종래의 주파수 판별회로는 저항(R)과 콘덴서(C)와 같은 아날로그소자로 구성되어 있으므로 게이트-어레이와 같은 디지털 로직에는 적용 불가능하며 또한 멀티-싱크 모니터와 같이 판별 주파수가 대역으로 주어지는 경우에는 판별이 불가능한 문제점이 있었다.However, such a conventional frequency discrimination circuit is composed of analog elements such as a resistor (R) and a capacitor (C), and thus is not applicable to digital logic such as a gate-array. In this case, there was a problem that cannot be determined.

본 발명은 이와 같은 종래의 문제점을 감안하여 주파수판별 입력신호를 2분주하고 그 분주신호의 하이인 동안에는 카운터를 인에이블시켜 카운터가 액티브되어 주파수를 판별하며, 상기 분주신호가 로우인 동안에는 이 카운터값을 래치시키는 신호를 생성하여 카운터값을 래치시키고 다음 주기에서 카운트하기 위해서 카운터를 클리어시키는 게이트-어레이 내부로 회로를 구현함으로써, 피시비면적이 줄어들면 게이트러에이와 같은 디지털 로직에 적합하고 특정한 주파수에 한정되는 것이 아니라 판별주파수가 대역으로 주어지는 멀티-싱크 모니터에 적당하도록 한 주파수 판별회로를 창안한 것으로, 이하 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.In view of such a conventional problem, the present invention divides a frequency discriminating input signal into two and enables a counter to activate a frequency while the divided signal is high to determine a frequency. The counter value is determined while the divided signal is low. By implementing a circuit inside the gate-array that generates a signal that latches the counter, latches the counter value, and clears the counter to count in the next period, when the PCB area is reduced, it is suitable for digital logic such as gater a It is not intended to be limited, but a frequency discrimination circuit has been devised so as to be suitable for a multi-sink monitor in which a discriminating frequency is given as a band. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제4도는 본 발명의 게이트어레이에 적합한 주파수 판별회로도로서 이에 도시한 바와 같이, 주파수판별입력신호(SYNC)를 클럭단(CK1)에 입력받아 리세트신호(RST)에 의해 2분주하여 출력(Q1)하고 반전출력(QN1)을 입력(D1)으로 하는 제1디-플립플롭(F1)과, 상기 제1디-플립플롭(F1)의 출력(Q1)을 인에블(EN)시키고 메인클럭(CK)에 동기되어 카운트하여 출력(q0-q7)하는 제1카운터(11)와, 상기 제1카운터(11)이 출력(q0-q7)을 데이타입력(d0-d7)으로 하여 래치시킨후 출력단 (o0-o7)을 통해 주파수판별 출력신호(FVD0-FVD7)를 출력하는 레지스터(12)와, 주파수판별 입력신호(SYNC)를 지연시켜 출력하는 지연부(13)와, 상기 제1디-플립플롭 (F1)의 반전출력(QN1)과 상기 지연부(13)의 출력을 앤드게이트(AND3)에서 조합하여 클럭단(CK2)에 입력받고 전원전압(Vcc)이 입력단(D2)에 입력되면 출력 (Q2,QN2)을 하는 제2디-플립플롭(F2)과, 상기 제2디-플립플롭(F2)의 반전출력 (QN2)이 클리어단자(cd)에 입력됨에 따라 메인클럭(CK)에 동기되어 카운트하여 출력(q0-q3)하는 제2카운터(14)와, 상기 제2카운터(14)의 출력(q0-q2)을 앤드게이트 (AND4)에서 조합하여 입력단(D3)에 입력받고 상기 메인클럭(CK)과 리세트신호 (RST)를 각각의 클럭단(CK3)과 리세트단(CDN3)에 입력받아 분주된 출력 (Q3,QN3)을 하는 제3디-플립플롭(F3)과, 상기 제3디-플립플롭(F3)의 반전출력 (QN3)과 리세트신호(RST)를 부정 논리곱하여 상기 제1카운터(11)의 클리어단(cd)에 출력하는 낸드게이트(ND1)와, 인버터(13)에 의한 상기 제2카운터(14)의 출력(q2)과 상기 제2카운터(14)의 출력(q0-q1)을 앤드게이트(AND5)에서 조합하여 출력하는 제1논리조합부(15)와, 상기 앤드게이트(AND5)의 출력을 입력단(D4)에 입력받고 메인클럭(CK)과 리세트신호(RST)가 각각의 클럭단(CK4) 및 레세트단(CDN4)에 입력되어 출력되는 신호(Q4)를 상기 레지스터(12)의 클럭단(ck)에 입력하는 제4디-플립플롭(F4)과, 인버터(I4)에 의한 상기 제2카운터(14)의 출력(q3)과 리세트신호(RST)를 앤드게이트(AND6)에서 조합하여 상기 제2디-프립플롭(F2)의 레세트단(CDN2)에 출력하는 제2논리조합부(16)로 구성한다.4 is a frequency discrimination circuit diagram suitable for the gate array of the present invention. As shown therein, the frequency discrimination input signal SYNC is input to the clock terminal CK1 and divided by the reset signal RST to output the signal Q1. And the first di-flip flop F1 having the inverted output QN1 as the input D1 and the output Q1 of the first di-flip flop F1 and EN main clock. A first counter 11 that counts and outputs (q 0 -q 7 ) in synchronization with (CK), and the first counter 11 outputs q 0 -q 7 to a data input (d 0 -d 7). (12) for outputting the frequency discrimination output signal (FVD0-FVD7) through the output stage (o 0 -o 7 ), and the delay unit (13) for delaying and outputting the frequency discrimination input signal (SYNC). ) And the inverted output QN1 of the first di-flop flop F1 and the output of the delay unit 13 are combined at the AND gate AND3 to be input to the clock terminal CK2 to receive the power supply voltage Vcc. Input to this input terminal (D2). The main clock CK as the second di-flop flop F2 having the outputs Q2 and QN2 and the inverting output QN2 of the second di-flop flop F2 are input to the clear terminal cd. A second counter 14 that counts and outputs the output q 0 -q 3 in synchronization with the output signal, and the output q 0 -q 2 of the second counter 14 is combined at the AND gate AND4 to input the input terminal D3. A third de-flip which receives the main clock CK and the reset signal RST to the clock stage CK3 and the reset stage CDN3 and divides the outputs Q3 and QN3. NAND which negatively multiplies the flop F3, the inverted output QN3 of the third di-flop flop F3 and the reset signal RST, and outputs the result to the clear terminal cd of the first counter 11. The gate ND1, the output q 2 of the second counter 14 by the inverter 13, and the output q 0- q 1 of the second counter 14 are combined at the AND gate AND5. The first logical combination section 15 and the output of the AND gate AND5 to the input terminal D4. The clock signal ck of the register 12 receives a signal Q4 which is input and outputs the main clock CK and the reset signal RST to respective clock stages CK4 and reset stage CDN4. the typing on four D-flip-flop (F4) and the output of the second counter 14 by the inverter (I4) (q 3), and by combining the reset signal (RST) from the aND gate (AND6) the The second logical combination unit 16 outputs to the reset stage CDN2 of the second di-rip-flop F2.

이와 같이 구성된 본 발명의 작용, 효과를 제4도와 제5도를 참조하여 상세히 설명하면 다음과 같다.The operation and effects of the present invention configured as described above will be described in detail with reference to FIGS. 4 and 5 as follows.

먼저 처음 동작시 제5도의 (b)에서와 같이 리세트신호(RST)가 로우가 되어 전체회로를 초기화시킨 후 제5도의 (c)에서와 같이 주파수판별 입력신호(SYNC)가 제1디-플립플롭(F1)의 클럭단(CK1)에 입력되면 제5도의 (J)와 같이 상기 주파수판별 입력신호(SYNC)를 2분주하여 출력(Q1)한다. 그리고 제1카운터(11)는 상기 제1디-플립플롭(F1)의 출력(Q1)을 인에블단(EN)에 입력받아 상기 출력(Q1)이 하이인 동안에는 제5도의(g)에서와 같이 인에이블시켜 메인클럭(CK)에 동기되어 카운트하기 시작하여 주파수를 판별한다.Initially, as shown in (b) of FIG. 5, the reset signal RST goes low to initialize the entire circuit. Then, as shown in (c) of FIG. 5, the frequency discrimination input signal SYNC becomes the first D-. When input to the clock terminal CK1 of the flip-flop F1, the frequency discrimination input signal SYNC is divided into two as shown in (J) of FIG. 5 to output Q1. The first counter 11 receives the output Q1 of the first de-flip flop F1 into the enable end EN while the output Q1 is high, as shown in (g) of FIG. 5. In the same way, the count is started in synchronization with the main clock CK to determine the frequency.

이후 상기 주파수판별 입력신호(SYNC)가 한 주기가 끝나면 상기 제1디-플립플롭(F1)의 출력(Q1)이 로우상태가 되고 따라서 상기 제1카운터(11)와는 카운터를 중다하고 상기 제1카운터(11)의 출력값(q0-q7)을 홀딩하며, 레지스터(12)는 상기 제1카운터(11)의 출력값(q0-q7)을 데이터입력(d0-d7)으로 하여 래치시킨 후 출력단 (o0-o7)을 통해 제5도의 (d)에서와 같이 주파수판별 출력신호(FVD0-FVD7)을 출력하게 된다.Thereafter, when the frequency discriminating input signal SYNC ends one cycle, the output Q1 of the first de-flip flop F1 becomes low, and thus counters the first counter 11 and the first counter. The output value q 0 -q 7 of the counter 11 is held, and the register 12 sets the output value q 0 -q 7 of the first counter 11 as the data input d 0 -d 7 . After latching, the frequency discrimination output signal FVD0-FVD7 is output through the output terminals o 0 -o 7 as shown in (d) of FIG. 5.

한편 상기 제1디-플립플롭(F1)의 출력(Q1)이 로우가 되면 그의 반전신호 (QN1)는 하이가 되므로 주파수판별 입력신호(SYNC)를 지연시켜 출력하는 지연부 (13)의 출력과 앤드게이트(AND3)에서 조합하여 제5도의 (l)에서와 같이 B신호를 생성시키며, 제2디-플립플롭(F2)은 상기 앤드게이트(AND3)의 출력(B)을 클럭다 (CK2)에 입력받아 상기 출력(B)의 포지티브-에지에서 액티브되어 제5도의 (j)에서와 같이 로우레벨의 반전출력(QN2)을 하게 된다.On the other hand, when the output Q1 of the first de-flip-flop F1 goes low, its inverted signal QN1 becomes high, and thus the output of the delay unit 13 delaying and outputting the frequency discrimination input signal SYNC. In combination with the AND gate AND3, a B signal is generated as shown in (l) of FIG. 5, and the second di-flip flop F2 clocks the output B of the AND gate AND3 (CK2). It is inputted to the output B and is activated at the positive-edge of the output B to make the low level inversion output QN2 as shown in (j) of FIG.

그리고 상기 제2디-플립플롭(F2)의 반전출력(QN2)이 로우레벨로 제2카운터 (14)의 클리어단자(cd)에 입력됨에 따라 클리어가 풀리면서 메인클럭(CK)에 동기되어 카운트하여 제5도의 (M)에서와 같이 출력(q0-q3)하는데, 이때 상기 제2카운터 (14)의 출력값(q0-q2)이 1,1,1이 되면 앤드게이트(AND4)에서 조합하여 제5도의 (e)에서와 같이 E노드가 1이되고, 이 신호(E)는 제3디-플립플롭(F3)의 입력단(D3)에 입력되어 제5도의 (자)에서와 같이 출력(QN3)을 하게되므로 상기 제3디-플립플롭 (F3)의 반전출력(QN3)과 리세트신호(RST)를 낸드게이트(ND1)에 의해 부정 논리곱하여 상기 제1카운터(11)의 클리어단(cd)에 출력시켜 리세트시키는 역할을 한다.As the inverted output QN2 of the second di-flop flop F2 is input to the clear terminal cd of the second counter 14 at a low level, the clear is released and is synchronized with the main clock CK. As shown in (M) of FIG. 5, the output q 0 -q 3 is output, and when the output value q 0 -q 2 of the second counter 14 becomes 1,1,1, the AND gate AND4 In Equation 5, the E node becomes 1 as shown in (e) of FIG. 5, and the signal E is input to the input terminal D3 of the third di-flip-flop F3 to Since the output QN3 is performed as described above, the inverted output QN3 and the reset signal RST of the third di-flop flop F3 are negatively multiplied by the NAND gate ND1 to perform the output QN3 of the first counter 11. It outputs to the clear stage cd, and resets it.

또한 상기 제2카운터(14)의 출력값(q0-q2)이 1,1,0이 되면 인버터(I3)에 의한 상기 제2카운터(14)의 출력값(q2)과 상기 제2카운터(14)의 출력값(q0-q1)을 앤드게이트 (AND5)에서 조합하여 제5도의 (바)에서와 같이 F노드가 1이되어 출력하고, 상기 앤드게이트(AND5)의 출력(F)은 제4디-플립플롭(F4)의 입력단(D4)에 입력되어 제5도의 (아)에서와 같이 출력(Q4)되므로 이 신호(Q4)를 상기 레지스터(12)의 클럭단(ck)에 입력하여 상기 제1카운터(11)의 출력값을 래치하게 된다.In addition, when the output value q 0 -q 2 of the second counter 14 becomes 1,1,0, the output value q 2 of the second counter 14 by the inverter I3 and the second counter ( The output value q 0 -q 1 of 14) is combined in the AND gate AND5, and the F node becomes 1 as shown in (F) of FIG. 5, and the output F of the AND gate AND5 is The signal Q4 is input to the clock terminal ck of the register 12 because it is input to the input terminal D4 of the fourth di-flop F4 and output Q4 as shown in (a) of FIG. Thus, the output value of the first counter 11 is latched.

그리고 상기 제2카운터(14)의 출력값(q3)이 1이 되면 인버터(I4)를 거쳐 0이 되고 이 신호는 리세트신호(RST)와 같이 앤드게이트(AND6)에서 조합되어 상기 제2디-플립플롭(F2)의 레세트단(CDCN2)에 입력되므로, 상기 제2디-플립플롭(F2)의 반전출력(QN2)은 1이 되고 이것은 상기 제2카운터(14)를 클리어 시킨다. 이와 같이 하여 주파수판별 입력신호(SYNC)의 한 주기가 끝나게 되면 상기 신호(SYNC)의 2분주인 제1디-플립플롭(F1)의 출력(Q1)은 하이가 되고 이 신호는 상기에서 설명한 바와 같이 제1카운터(11)를 액티브 시킨다.When the output value q 3 of the second counter 14 becomes 1, it becomes 0 through the inverter I4, and this signal is combined in the AND gate AND6 like the reset signal RST to combine the second D. Since it is input to the reset end CDNN2 of the flip-flop F2, the inverting output QN2 of the second di-flop flop F2 becomes 1, which clears the second counter 14. When one cycle of the frequency discrimination input signal SYNC is completed in this manner, the output Q1 of the first di-flip-flop F1, which is a two-division of the signal SYNC, becomes high and the signal is described above. Likewise, the first counter 11 is activated.

이러한 동작이 반복되어 입력신호(SYNC)의 한 주기 동안에 주파수판별을 위한 제1카운터(11)가 동작하고 다음 주기 동안에는 이 판별값을 저장시키고 다음 주기의 주파수를 판별하기 위해 상기 제1카운터(11)의 출력값을 클리어 시킨다.This operation is repeated to operate the first counter 11 for frequency discrimination during one cycle of the input signal SYNC, and to store this determination value during the next cycle and to determine the frequency of the next cycle. ) Output value is cleared.

이상에서 상세히 설명한 바와 같이 본 발명은 주파수판별 입력 신호를 2분주하고 그 분주신호의 하이인 동안에는 카운터를 인에블시켜 카운터가 액티브되어 주파수를 판별하며, 상기 분주신호가 로우인 동안에는 이 카운터값을 래치시키는 신호를 생성하여 카운터값을 래치시키고 다음 주기에서 카운트하기 위해서 카운터를 클리어시키는 게이트-어레이 내부로 회로를 구현함으로써, 피시비면적이 줄어들며 게이트어레이와 같은 디지털 로직에 적합하고 특정한 주파수에 한정되는 것이 아니라 판별주파수가 대역으로 주어지는 멀티-싱크 모니터에 적용할 수 있는 효과가 있다.As described in detail above, the present invention divides the frequency discriminating input signal into two, and enables the counter while the counter is active to determine the frequency by which the counter is activated. Implementing a circuit inside the gate-array that generates a latching signal to latch the counter value and clears the counter to count in the next period, reducing the aspect ratio and being suitable for digital logic such as gate arrays and being limited to specific frequencies. Rather, there is an effect that can be applied to a multi-sync monitor in which the discrimination frequency is given in bands.

Claims (2)

주파수판별 입력신호(SYNC)를 클럭단(CK1)에 입력받아 리세트신호(RST)에 의해 2분주하여 출력(Q1)하고 반전출력(QN1)을 입력(D1)으로 하는 제1디-플립플롭 (F1)과, 상기 제1디-플립플롭(F1)의 출력(Q1)을 인에블(EN)시키고 메인클럭(CK)에 동기되어 카운트하여 출력(q0-q7)하는 제1카운터(11)와, 상기 제1카운터(11)의 출력(q0-q7)을 데이터입력(d0-d3)으로하여 래치시킨 후 출력단(q0-q7)을 통해 주파수판별 출력신호(FVD0-FVD7)를 출력하는 레지스터(12)와, 주파수 판별 입력신호 (SYNC)를 지연시켜 출력하는 지연부(13)와, 상기 제1디-플립플롭(F1)의 반전출력 (QN1)과 상기 지연부(13)의 출력을 앤드게이트(AND3)에서 조합하여 클럭단(CK2)에 입력받아 액티브되어 출력(Q2,QN2)을 하는 제2디-플립플롭(F2)와, 상기 제2디-플립플롭(F2)의 반전출력(QN2)이 클리어단자(cd)에 입력됨에 따라 메인클럭(CK)에 동기되어 카운트하여 출력(q0-q3)하는 제2카운터(14)와, 상기 제2카운터(14)의 출력(q0-q2)을 앤드게이트(AND4)에서 조합하여 입력단(D3)에 입력받고 상기 메인클럭(CK)과 리세트신호(RST)에 의해 출력(Q3,QN3)을 하는 제3디-플립플롭(F3)과, 상기 제3디-플립플롭(F3)의 반전출력(QN3)과 리세트신호(RST)를 부정 논리곱하여 상기 제1카운터(11)의 클리어단(cd)에 출력하는 낸드게이트(ND1)와, 인버터(I3)에 의한 상기 제2카운터(14)의 출력(q2)과 상기 제2카운터(14)의 출력(q0-q1)을 앤드게이트(AND5)에서 조합하여 출력하는 제1논리조합부(15)와, 상기 앤드게이트(AND5)의 출력을 입력단(D4)에 입력받아 메인클럭(CK)과 리세트신호(RST)에 의해 출력되는 신호(Q4)를 상기 레지스터(12)의 클럭단(ck)에 입력하는 제4-디-플립플롭(F4)과, 인버터(I4)에 의한 상기 제2카운터(14)의 출력(q3)과 리세트신호(RST)를 앤드게이트(AND6)에서 조합하여 상기 제2디-플립플롭(F2)의 레세트단(CDCN2)에 출력하는 제2논리조합부(16)로 구성함을 특징으로 하는 주파수 판별회로.The first de-flip-flop that receives the frequency discriminating input signal SYNC into the clock terminal CK1, divides it by the reset signal RST in two and outputs it, and outputs Q1 and inverts the output QN1 as the input D1. A first counter that enables (F1) and the output (Q1) of the first de-flip flop (F1) to EN and counts and outputs (q 0 -q 7 ) in synchronization with the main clock (CK). (11) and the output q 0 -q 7 of the first counter 11 are latched by the data inputs d 0 -d 3 , and then the frequency discrimination output signal is output through the output terminals q 0 -q 7 . A register 12 for outputting (FVD0-FVD7), a delay unit 13 for delaying and outputting the frequency discrimination input signal SYNC, an inverted output QN1 of the first de-flip flop F1, A second di-flip-flop F2 that combines the output of the delay unit 13 at the AND gate AND3 to be input to the clock terminal CK2 to be active and outputs Q2 and QN2; -As the inverting output QN2 of the flip-flop F2 is input to the clear terminal cd. And in synchronization with the main clock (CK) count output (q 0 -q 3) the second counter 14 and, at the output (q 0 -q 2) an AND gate (AND4) of the second counter 14, which A third di-flip flop F3, which is input to the input terminal D3 in combination, and outputs Q3 and QN3 by the main clock CK and the reset signal RST, and the third di-flip flop NAND gate ND1 for negatively multiplying the inverted output QN3 and reset signal RST of F3 to the clear terminal cd of the first counter 11, and the inverter I3. A first logic combination unit 15 for outputting the output q 2 of the second counter 14 and the outputs q 0- q 1 of the second counter 14 by combining in the AND gate AND5, The output of the AND gate AND5 is input to the input terminal D4, and the signal Q4 output by the main clock CK and the reset signal RST is input to the clock terminal ck of the register 12. The fourth di-flop F4 and the second counter 1 by the inverter I4. A second logic combining section (2) which combines the output (q 3 ) of 4 ) and the reset signal (RST) in the AND gate (AND6) and outputs the reset signal (CDCN2) of the second di-flip flop (F2); 16) A frequency discrimination circuit comprising: a. 제1항에 있어서, 입력신호(SYNC)의 2분주인 신호에 의해 제1카운터(11)가 액티브되므로 상기 입력신호(SYNC) 한 주기 동안에는 주파수 판별을 위한 상기 제1카운터(11)가 동작하고 다음 주기 동안에는 이 판별값을 저장시키며 다음 주기의 주파수를 판별하기 위해 상기 카운터값을 클리어시키는 것을 특징으로 하는 주파수 판별회로.The first counter 11 is activated by a signal that is two divisions of the input signal SYNC, so that the first counter 11 for frequency discrimination operates during one period of the input signal SYNC. And storing the discrimination value during the next period, and clearing the counter value to determine the frequency of the next period.
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