KR0145620B1 - Variable divider circuit - Google Patents

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KR0145620B1
KR0145620B1 KR1019950044307A KR19950044307A KR0145620B1 KR 0145620 B1 KR0145620 B1 KR 0145620B1 KR 1019950044307 A KR1019950044307 A KR 1019950044307A KR 19950044307 A KR19950044307 A KR 19950044307A KR 0145620 B1 KR0145620 B1 KR 0145620B1
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김광호
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Abstract

이 발명은 가변 분주 회로에 관한 것으로서,The present invention relates to a variable frequency divider circuit,
제1클럭 신호(ACLK)와 제2클럭 신호(SCLK)를 입력받아, 입력받은 신호를 일시적으로 유지 기억하는 래치 수단과; 상기 래치 수단에서 출력되는 신호(A)(S)를 입력받아, 리세트신호(R)를 생성하여 출력하는 리세트 신호 발생 수단과; 상기 래치 수단에서 출력되는 신호(A)(S)와 외부에서 클럭신호(CLK)를 입력받아, 임의의 분주값을 생성하고, 분주값에 따라 클럭신호(CLK)를 분주하여 분주된 신호(C)를 출력하는 분주 수단과; 상기 분주 수단에서 출력되는 분주된 신호(C)를 클럭 단자로 입력받고, 출력신호를 데이타 단자로 궤환(Feedback)입력받아, 분주신호(CLKOUT)를 출력하는 분주 신호 출력 수단으로 구성되어, 데이타 통신을 할 때, 원격지 단말기와의 타이밍을 일치시키기 위한 가변 분주 회로에 관한 것이다.Latch means for receiving the first clock signal ACLK and the second clock signal SCLK, and temporarily holding and storing the received signal; Reset signal generation means for receiving a signal (A) (S) output from the latch means, generating and outputting a reset signal (R); The signal C divided by receiving the signal A (S) output from the latch means and the clock signal CLK from the outside, generating an arbitrary divided value, and dividing the clock signal CLK according to the divided value. Dispensing means for outputting; And a divided signal output means for receiving a divided signal C outputted from the divided means to a clock terminal, receiving a feedback signal to a data terminal, and outputting a divided signal CLKOUT. The present invention relates to a variable frequency divider circuit for matching timing with a remote terminal.

Description

가변 분주 회로Variable frequency divider
제1도는 이 발명의 실시예에 따른 가변 분주 회로의 상세 회로도이고,1 is a detailed circuit diagram of a variable frequency divider circuit according to an embodiment of the present invention,
제2도는 이 발명의 실시예에 따른 가변 분주 회로의 파형도이다.2 is a waveform diagram of a variable frequency divider circuit according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 래치 수단 2 : 리세트 신호 발생 수단1 latch means 2 reset signal generating means
3 : 분주 수단 4 : 분주 신호 출력 수단3: dispensing means 4: dispensing signal output means
이 발명은 가변 분주 회로에 관한 것으로서, 더욱 상세하게 말하자면 데이타 통신을 할 때, 원격지 단말기와의 타이밍을 일치시키기 위한 가변 분주 회로에 관한 것이다.The present invention relates to a variable divider circuit, and more particularly, to a variable divider circuit for synchronizing timing with a remote terminal when performing data communication.
최근들어, 데이타 통신의 사용이 증가하고 있다.Recently, the use of data communication is increasing.
데이타 통신시에 정확한 데이타의 송수신을 위해서는 원격지 단말기와의 타이밍(Timing)이 일치하여야 한다.In order to transmit and receive accurate data during data communication, the timing with the remote terminal must be identical.
일반적으로, 정확한 타이밍을 얻기 위하여, 수정 발진자를 타이밍소스(Source)로 사용한다.In general, to obtain accurate timing, the crystal oscillator is used as the timing source.
그러나, 상기한 종래의 기술은 수정 발진자의 고유 발진 주파수의 오차로 인해, 원격지 단말기와 동일한 타이밍을 얻기가 불가능한 문제점이 있다.However, the conventional technique described above has a problem that it is impossible to obtain the same timing as the remote terminal due to an error of the intrinsic oscillation frequency of the crystal oscillator.
따라서, 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 데이타 통신을 할 때, 원격지 단말기와의 타이밍을 일치시키기 위한 가변 분주 회로를 제공하기 위한 것이다.Accordingly, an object of the present invention is to solve the above-mentioned conventional problem, and to provide a variable frequency divider circuit for matching timing with a remote terminal when performing data communication.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은,As a means for achieving the above object, the configuration of the present invention,
제1클럭 신호(ACLK)와 제2클럭 신호(SCLK)를 입력받아, 입력받은 신호를 일시적으로 유지 기억하는 래치 수단과; 상기 래치 수단에서 출력되는 신호(A)(S)를 입력받아, 리세트신호(R)를 생성하여 출력하는 리세트 신호 발생 수단과; 상기 래치 수단에서 출력되는 신호(A)(S)와 외부에서 클럭신호(CLK)를 입력받아, 임의의 분주값을 생성하고, 분주값에 따라 클럭신호(CLK)를 분주하여 분주된 신호(C)를 출력하는 분주 수단과; 상기 분주 수단에서 출력되는 분주된 신호(C)를 클럭 단자로 입력받고, 출력신호를 데이타 단자로 궤환(Feedback)입력받아, 분주신호(CLKOUT)를 출력하는 분주 신호 출력 수단으로 이루어진다.Latch means for receiving the first clock signal ACLK and the second clock signal SCLK, and temporarily holding and storing the received signal; Reset signal generation means for receiving a signal (A) (S) output from the latch means, generating and outputting a reset signal (R); The signal C divided by receiving the signal A (S) output from the latch means and the clock signal CLK from the outside, generating an arbitrary divided value, and dividing the clock signal CLK according to the divided value. Dispensing means for outputting; The divided signal C outputted from the dividing means is input to the clock terminal, the output signal is fed back to the data terminal, and the divided signal output means for outputting the divided signal CLKOUT.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.By the above configuration, the most preferred embodiment that can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.
제1도는 이 발명의 실시예에 따른 가변 분주 회로의 상세 회로도이다.1 is a detailed circuit diagram of a variable frequency divider circuit according to an embodiment of the present invention.
제1도에 도시되어 있는 바와 같이, 이 발명의 실시예에 따른 가변 분주 회로의 구성은, 외부 리세트 신호(POR)를 리세트 단자(R)로 입력받고, 제1클럭신호(ACLK)와 제2클럭신호(SCLK)를 입력단자로(G)로 입력받아, 입력받은 신호를 일시적으로 유지 기억하여 출력 단자(Q)로 출력하는 래치부(1)와; 상기 래치부(1)에서 출력되는 신호(A)(S)를 입력받아, 리세트 신호(R)를 생성하여 출력하는 리세트 신호 발생부(2)와; 상기 래치부(1)에서 출력되는 신호(A)(S)와 외부에서 클럭신호(CLK)를 입력받아, 임의의 분주값을 생성하고, 분주값에 따라 클럭신호(CLK)를 분주하여 분주된 신호(C)를 출력하는 분주부(3)와; 상기 분주부(3)에서 출력되는 분주된 신호(C)를 클럭단자(CK)로 입력받고, 출력 단자(Q)에서 출력되는 출력 신호를 반전시켜 데이타 단자(D)로 궤환 입력받아, 출력단자(Q)로 분주 신호(CLKOUT)를 출력하는 분주 신호 출력부(4)로 이루어진다.As shown in FIG. 1, in the configuration of the variable frequency divider according to the embodiment of the present invention, the external reset signal POR is input to the reset terminal R, and the first clock signal ACLK and the first clock signal ACLK. A latch unit 1 which receives the second clock signal SCLK as the input terminal G, temporarily holds and stores the received signal, and outputs it to the output terminal Q; A reset signal generator (2) which receives the signals (A) (S) output from the latch unit (1), generates and outputs a reset signal (R); The signal AK output from the latch unit 1 and the clock signal CLK are externally generated to generate an arbitrary divided value, and the clock signal CLK is divided according to the divided value to divide the divided signal. A divider unit 3 for outputting a signal C; The divided signal C output from the divider 3 is input to the clock terminal CK, the output signal output from the output terminal Q is inverted, and the feedback is input to the data terminal D. A divided signal output section 4 for outputting the divided signal CLKOUT at Q.
상기한 래치부(1)의 구성은, 제1클럭 신호(ACLK)를 입력 단자(G)로 입력받아, 입력받은 신호를 일시적으로 유지 기억하여 출력 단자(Q)로 출력하는 제1래치(11)와; 제2클럭 신호(SCLK)를 입력 단자(G)로 입력받아, 입력받은 신호를 일시적으로 유지 기억하여 출력 단자(Q)로 출력하는 제2래치(12)로 이루어진다.The latch unit 1 has a first latch 11 configured to receive the first clock signal ACLK through the input terminal G, temporarily hold and store the received signal, and output the result to the output terminal Q. )Wow; And a second latch 12 that receives the second clock signal SCLK through the input terminal G, temporarily stores and stores the received signal, and outputs the output signal to the output terminal Q.
상기한 리세트 신호 발생부(2)의 구성은, 상기 제1래치(11)와 제2래치(12)의 출력 단자(Q)를 통해 출력되는 출력 신호(A)(S)를 입력받아, 배타적 논리합 연산을 하여 출력하는 X-OR 게이트(21)와; 상기 분주부(3)의 출력 신호(C)를 클럭 단자(CK)로 입력 받고, 상기 X-OR게이트(21)의 출력 신호를 데이타 단자(D)로 입력받아, 출력 단자(Q)로 출력하는 제1 D-플립플롭(22)과; 상기 분주부(3)에서 출력되는 분주된 신호(C)를 입력받아, 반전시켜 출력하는 인버터(23)와; 상기 인버터(23)의 출력 신호를 클럭 단자(CK)로 입력받고, 상기 제1 D-플립플롭(22)의 출력 단자(Q)에서 출력되는 신호를 데이타 단자(D)로 입력받아 출력 단자(Q)로 출력하는 제2 D-플립플롭(24)과; 상기 제2 D-플립플롭(24)의 출력 신호와 외부 리세트 신호(POR)를 입력받아, 논리합 연산을 하여 리세트 신호(R)를 상기 래치부(1)와 상기 제1 D-플립플롭(22)과 상기 제2 D-플립플롭(24)의 리세트 단자(R)로 출력하는 OR게이트(25)로 이루어진다.The configuration of the reset signal generator 2 receives the output signal (A) (S) output through the output terminal (Q) of the first latch 11 and the second latch 12, An X-OR gate 21 for outputting by performing an exclusive OR operation; The output signal C of the division unit 3 is input to the clock terminal CK, the output signal of the X-OR gate 21 is input to the data terminal D, and output to the output terminal Q. A first D flip-flop 22; An inverter 23 which receives the divided signal C outputted from the dividing unit 3, inverts and outputs the divided signal C; The output signal of the inverter 23 is input to the clock terminal CK, the signal output from the output terminal Q of the first D-flop flop 22 is input to the data terminal D, and the output terminal ( A second D flip-flop 24 output to Q); The output signal of the second D-flip-flop 24 and the external reset signal POR are inputted, and a logical sum operation is performed to reset the signal R to the latch unit 1 and the first D-flip-flop. And an OR gate 25 for outputting to the reset terminal R of the second D-flip flop 24.
상기한 분주부(3)의 구성은, 상기 제1래치(11)와 제2래치(12)의 출력 단자(Q)를 통해 출력되는 출력 신호(A)(S)를 입력받아, 임의의 분주값을 생성하여 출력하는 분주값 입력 회로(31)와; 외부에서 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 상기 분주값 입력 회로(5)에서 출력되는 분주값을 입력 단자(b0 내지 bn)로 입력 받아, 출력 단자(CO)로 분주된 신호(C)를 출력하는 병렬 입력 분주부(32)로 이루어진다.In the configuration of the dispensing unit 3, an output signal A or S output through the output terminal Q of the first latch 11 and the second latch 12 is input, and an arbitrary division is performed. A division value input circuit 31 for generating and outputting a value; The clock signal CLK is externally input to the clock terminal CK, the division value output from the division value input circuit 5 is input to the input terminals b0 to bn, and divided into the output terminal CO. It consists of a parallel input divider 32 which outputs a signal C.
상기한 분주 신호 출력부(4)의 구성은, 외부 리세트 신호(POR)를 리세트 단자(R)로 입력받고, 상기 병렬 입력 분주부(32)에서 출력되는 분주된 신호(C)를 클럭 단자(CK)로 입력받고, 반전된 출력신호를 데이타 단자(D)로 입력받아 분주된 클럭 신호(CLKOUT)를 출력하는 제3 D-플립플롭(41)과; 상기 제3 D-플립플롭(41)의 출력단자(Q)에서 출력되는 신호를 입력받아, 반전시켜 상기 제3 D-플립플롭(41)의 데이타 단자(D)로 출력하는 제3 인버터(42)로 이루어진다.The divided signal output section 4 is configured to receive an external reset signal POR through the reset terminal R, and clock the divided signal C output from the parallel input divider 32. A third D-flip flop 41 which is input to the terminal CK, receives the inverted output signal to the data terminal D, and outputs a divided clock signal CLKOUT; A third inverter 42 which receives a signal output from the output terminal Q of the third D-flop flop 41 and inverts it and outputs the signal to the data terminal D of the third D-flop flop 41 )
상기한 구성에 의한, 이 발명의 실시예에 따른 가변 분주 회로의 작용은 다음과 같다.The operation of the variable frequency divider circuit according to the embodiment of the present invention by the above configuration is as follows.
제2도는 이 발명의 실시예에 따른 가변 분주 회로의 파형도이다.2 is a waveform diagram of a variable frequency divider circuit according to an embodiment of the present invention.
전원이 인가되면, 외부 리세트 신호(POR)가 인가되어 가변 분주 회로내의 모든 블럭들이 초기화 된다.When the power is applied, the external reset signal POR is applied to initialize all the blocks in the variable frequency divider circuit.
먼저, 제1클럭 신호(ACLK)와 제2클럭 신호(SCLK)가 모두 논리0인 경우의 가변 분주 회로의 작용은 다음과 같다.First, when the first clock signal ACLK and the second clock signal SCLK are both logic 0, the operation of the variable frequency divider is as follows.
제1클럭 신호(ACLK)와 제2클럭 신호(SCLK)가 모두 논리0이면, 제1래치(11)와 제2래치(12)의 출력단자(Q)에서 출력되는 신호(A)(S)는 논리0이 된다.If both of the first clock signal ACLK and the second clock signal SCLK are logic 0, the signals A and S are output from the output terminals Q of the first latch 11 and the second latch 12. Becomes logic 0.
분주값 입력회로(31)는 상기 제1래치(11)와 제2래치(12)의 출력 신호(A)(S)를 입력받아, 임의의 분주값(N)을 생성한다.The divided value input circuit 31 receives the output signals A and S of the first latch 11 and the second latch 12 and generates an arbitrary divided value N.
제2도에 도시되어 있는 파형(C)의 논리1의 기간 동안에, 상기 분주값 입력회로(31)에서 생성된 분주값(N)은 병력 입력 분주부(32)의 입력단자(b0 내지 bn)를 통해 로드(Load)되어, 병력 입력 분주부(32)의 출력 단자(CO)는 분주값(N)으로 분주된 신호(C)를 출력한다.During the period of logic 1 of the waveform C shown in FIG. 2, the division value N generated by the division value input circuit 31 is input terminals b0 to bn of the history input division part 32. FIG. Loaded through, the output terminal CO of the history input dispensing unit 32 outputs the signal C divided by the division value (N).
제1래치(11)와 제2래치(12)의 출력단자(Q)에서 출력되는 신호(A)(S)는 논리0이므로, X-OR게이트(21)의 출력은 논리0이 되어, 제1 D-플립플롭(22)의 데이타 단자(D)로 입력된다.Since the signals A and S output from the output terminals Q of the first latch 11 and the second latch 12 are logic 0, the output of the X-OR gate 21 becomes logic 0, 1 is input to the data terminal D of the flip-flop 22.
제1 D-플립플롭(22)은 상기 분주된 신호(C)를 클럭 단자(CK)로 입력받아 트리거링(Triggering)되어, 출력 단자(Q)로 논리0의 신호를 출력한다.The first D-flip-flop 22 receives the divided signal C through the clock terminal CK and triggers the signal, and outputs a logic 0 signal to the output terminal Q.
제2 D-플립플롭(23)은 상기 제1 D-플립플롭(22)에서 출력된 논리0인 신호를 입력받아, 출력 단자(Q)로 논리0의 출력 신호를 출력하여, OR게이트(25)에서 리세트 신호(R)은 발생되지 않는다.The second D flip-flop 23 receives a signal of logic 0 output from the first D-flop flop 22, outputs an output signal of logic 0 to the output terminal Q, and OR gate 25. ), No reset signal R is generated.
동시에, 제3 D-플립플롭(41)는 상기 병렬 입력 분주부(32)의 출력 신호(C)를 클럭 단자(CK)로 입력받아, 출력 단자(Q)로 2N분주된 신호(CLKOUT)를 출력한다.At the same time, the third D-flip-flop 41 receives the output signal C of the parallel input divider 32 through the clock terminal CK and receives the signal CLKOUT divided by 2N into the output terminal Q. Output
두번째로, 제1클럭 신호(ACLK)와 제2클럭 신호(SCLK)가 모두 논리1인 경우의 가변 분주 회로의 작용은, X-OR게이트(21)의 출력이 논리0이 되므로, 첫번째의 경우와 동일하게 된다.Secondly, the function of the variable frequency divider circuit when the first clock signal ACLK and the second clock signal SCLK are both logic 1 is that the output of the X-OR gate 21 becomes logic 0. Becomes the same as
세번쩨로, 제1클럭 신호(ACLK)가 논리1이고, 제2클럭 신호(SCLK)가 논리0인 경우의 가변 분주 회로의 작용은 다음과 같다.Thirdly, the function of the variable frequency divider when the first clock signal ACLK is logic 1 and the second clock signal SCLK is logic 0 is as follows.
제1래치(11)의 출력 단자(Q)에서 출력되는 신호(A)는 논리1이 되고, 제2래치(12)의 출력 단자(Q)에서 출력되는 신호(S)는 논리0이 된다.The signal A output from the output terminal Q of the first latch 11 becomes logic 1, and the signal S output from the output terminal Q of the second latch 12 becomes logic 0.
분주값 입력회로(31)는 상기 제1래치(11)와 제2래치(12)의 출력신호(A)(S)를 입력받아, 임의의 분주값(N-1)을 생성한다.The divided value input circuit 31 receives the output signals A and S of the first latch 11 and the second latch 12 and generates an arbitrary divided value N-1.
상기에서 생성된 임의의 분주값(N-1)은 병력 입력 분주부(32)에 입력단자(b0 내지 bn)를 통해 로드되어, 병력 입력 분주부(32)의 출력 단자(CO)는 임의의 값(N-1)으로 분주된 신호(C)가 출력된다.The random division value N-1 generated as described above is loaded into the history input division unit 32 through the input terminals b0 to bn, so that the output terminal CO of the history input division unit 32 is arbitrary. The signal C divided by the value N-1 is output.
제1래치(11)의 출력 단자(Q)에서 출력되는 신호(A)는 논리1이고, 제2래치의 출력 단자(Q)에서 출력되는 신호(S)는 논리0이므로, X-OR게이트(21)의 출력은 논리1가 되어, 제1 D-플립플롭(22)의 데이타 단자(D)로 입력된다.Since the signal A output from the output terminal Q of the first latch 11 is logic 1 and the signal S output from the output terminal Q of the second latch 11 is logic 0, the X-OR gate ( The output of 21 becomes logic 1 and is input to the data terminal D of the first D flip-flop 22.
제1D-플립플롭(22)은 상기 분주된 신호(C)를 클럭 단자(CK)로 입력받아 트리거링(Triggering)되어, 출력 단자(Q)로 논리1의 신호를 출력한다.The first D flip-flop 22 receives the divided signal C through the clock terminal CK and is triggered to output the logic 1 signal to the output terminal Q.
제2D-플립플롭(24)은 상기 제1D-플립플롭(22)에서 출력된 신호를 입력받아 출력 단자(Q)로 논리1의 신호를 출력한다.The second D flip-flop 24 receives the signal output from the first D flip-flop 22 and outputs a signal of logic 1 to the output terminal Q.
OR게이트(25)의 출력 신호(R)는 논리1이 되어, 제1래치(11)와 제2래치(12)와 제1 D-플립플롭(22)과 제2 D-플립플롭(24)을 리세트 시킨다. 동시에, D-플립플롭(41)는 상기 병렬 입력 분주부(32)의 출력 신호(C)를 클럭 단자(CK)로 입력받아, 출력 단자(Q)로 2(N-1)분주된 신호(CLKOUT)를 출력한다.The output signal R of the OR gate 25 becomes logic 1, so that the first latch 11, the second latch 12, the first D-flip flop 22, and the second D-flip flop 24 Reset At the same time, the D-flip-flop 41 receives the output signal C of the parallel input divider 32 to the clock terminal CK, and divides the signal 2 (N-1) divided into the output terminal Q ( CLKOUT).
네번째로, 제1클럭 신호(ACLK)가 논리 0이고, 제2클럭 신호(SCLK)가 논리1인 경우의 가변 분주 회로의 작용은 다음과 같다.Fourth, the operation of the variable frequency divider when the first clock signal ACLK is logic 0 and the second clock signal SCLK is logic 1 is as follows.
제1클럭 신호(ACLK)가 논리 0이고, 제2클럭 신호(SCLK)가 논리 1이면, 제1래치(11)의 출력 단자(Q)에서 출력되는 신호(A)는 논리 0이 되고, 제2래치(12)의 출력 단자(Q)에서 출력되는 신호(S)는 논리 1이 된다.When the first clock signal ACLK is logic 0 and the second clock signal SCLK is logic 1, the signal A output from the output terminal Q of the first latch 11 becomes logic 0, and The signal S output from the output terminal Q of the two latches 12 becomes logic one.
분주값 입력회로(31)는 상기 제1래치(11)와 제2래치(12)의 출력신호(A)(S)를 입력받아, 임의의 분주값(N+1)을 생성한다.The divided value input circuit 31 receives the output signals A and S of the first latch 11 and the second latch 12 and generates an arbitrary divided value N + 1.
상기에서 생성된 임의의 분주값(N+1)은 병력 입력 분주부(32)에 입력 단자(b0 내지 bn)를 통해 로드(Load)되어, 임의의 값(N+1)으로 분주된 신호(C)가 출력 단자(CO)로 출력된다.The random division value N + 1 generated above is loaded into the history input division unit 32 through the input terminals b0 to bn, and divided into a random value N + 1. C) is output to the output terminal CO.
제1래치(11)의 출력 단자(Q)에서 출력되는 신호(A)는 논리 0이 되고, 제2래치(12)의 출력 단자(Q)에서 출력되는 신호(S)는 논리 1이므로, X-OR게이트(21)의 출력은 논리1이 되어, 제1 D-플립플롭(22)의 데이타 단자(D)로 입력된다.Since the signal A output from the output terminal Q of the first latch 11 is logic 0, the signal S output from the output terminal Q of the second latch 12 is logic 1, and thus X The output of the OR gate 21 becomes logic 1 and is input to the data terminal D of the first D-flip flop 22.
제1 D-플립플롭(22)은 상기 분주된 신호(C)를 클럭 단자(CK)로 입력받아 트리거링(Triggering)되어, 출력 단자(Q)로 논리 1의 신호를 출력한다.The first D-flip-flop 22 receives the divided signal C through the clock terminal CK and triggers the signal, and outputs a logic 1 signal to the output terminal Q.
제2 D-플립플롭(24)은 상기 제1 D-플립플롭(22)에서 출력된 신호를 입력받아, 출력 단자(Q)로 논리 1의 신호를 출력한다.The second D flip-flop 24 receives the signal output from the first D flip-flop 22, and outputs a signal of logic 1 to the output terminal Q.
OR게이트(25)는 논리 1의 출력 신호(R)를 출력하여, 제1래치(11)와 제2래치(12)와 제1 D-플립플롭(22)과 제2 D-플립플롭(24)을 리세트 시킨다.The OR gate 25 outputs the output signal R of logic 1 to form the first latch 11, the second latch 12, the first D-flip flop 22, and the second D-flip flop 24. ).
동시에, D-플립플롭(41)는 상기 병렬 입력 분주부(32)의 출력 신호(C)를 클럭 단자(CK)로 입력받아, 출력 단자(Q)로 2(N+1)분주된 신호(CLKOUT)를 출력한다.At the same time, the D-flip-flop 41 receives the output signal C of the parallel input divider 32 to the clock terminal CK, and divides the signal 2 (N + 1) divided into the output terminal Q ( CLKOUT).
이상에서와 같이 이 발명의 실시예에서, 제1클럭 신호(ACLK)나 제2클럭 신호(SCLK)를 이용하여, 임의의 분주값(N)을 분주값(N-1, N+1)으로 변경하고, 더 나아가서 분주값 입력 회로(31)를 적절히 조절하므로써, 제1클럭 신호(ACLK)나 제2클럭 신호(SCLK)를 이용하여 임의의 분주값(N)을 분주값(N-X, N+X)로 변경하는 효과를 가진 가변 분주 회로를 제공할 수 있다.As described above, in the embodiment of the present invention, by using the first clock signal ACLK or the second clock signal SCLK, the arbitrary division value N is divided into the division values N-1 and N + 1. By changing and further adjusting the division value input circuit 31, an arbitrary division value N can be divided using the first clock signal ACLK or the second clock signal SCLK, and the division value NX, N +. A variable frequency divider circuit having an effect of changing to X) can be provided.
(여기서 X는 N보다 작아야 한다)Where X must be less than N
이 발명의 이러한 효과는 모뎀(MODEM)을 통한 데이타 통신 분야에 이용될 수 있다.This effect of the present invention can be used in the field of data communication via modem.

Claims (5)

  1. 제1클럭 신호(ACLK)와 제2클럭 신호(SCLK)를 입력받아, 입력받은 신호를 일시적으로 유지 기억하는 래치 수단과; 상기 래치 수단에서 출력되는 신호(A)(S)를 입력받아, 리세트 신호(R)를 생성하여 출력하는 리세트 신호 발생 수단과; 상기 래치 수단에서 출력되는 신호(A)(S)와 외부에서 클럭 신호(CLK)를 입력받아, 임의의 분주값을 생성하고, 분주값에 따라 클럭 신호(CLK)를 분주하여 분주된 신호(C)를 출력하는 분주 수단과; 상기 분주 수단에서 출력되는 분주된 신호(C)를 클럭 단자로 입력받고, 출력 신호를 데이타 단자로 궤환(Feedback)입력받아, 분주 신호(CLKOUT)를 출력하는 분주 신호 출력 수단을 포함하여 이루어지는 것을 특징으로 하는 가변 분주 회로.Latch means for receiving the first clock signal ACLK and the second clock signal SCLK, and temporarily holding and storing the received signal; Reset signal generation means for receiving a signal (A) (S) output from the latch means, generating and outputting a reset signal (R); A signal C divided by receiving a signal AK output from the latch means and a clock signal CLK from an external source, generating an arbitrary divided value, and dividing the clock signal CLK according to the divided value. Dispensing means for outputting; And a divided signal output means for receiving the divided signal C outputted from the distributing means through a clock terminal, receiving a feedback signal to a data terminal, and outputting a divided signal CLKOUT. Variable frequency divider circuit.
  2. 제1항에 있어서, 상기한 래치 수단은, 제1클럭 신호(ACLK)를 입력 단자(G)로 입력받아, 입력받은 신호를 일시적으로 유지 기억하여 출력 단자(Q)로 출력하는 제1래치(11)와; 제2클럭 신호(SCLK)를 입력 단자(G)로 입력받아, 입력받은 신호를 일시적으로 유지 기억하여 출력 단자(Q)로 출력하는 제2래치(12)를 포함하여 이루어지는 것을 특징으로 하는 가변 분주 회로.2. The latch of claim 1, wherein the latch means receives the first clock signal ACLK through the input terminal G, holds the first signal temporarily, stores the received signal, and outputs it to the output terminal Q. 11); And a second latch 12 which receives the second clock signal SCLK through the input terminal G, temporarily retains and stores the input signal, and outputs the output signal to the output terminal Q. Circuit.
  3. 제1항에 있어서, 상기한 리세트 발생 수단은 상기 제1래치(11)와 제2래치(12)의 출력 단자(Q)를 통해 출력되는 출력 신호(A)(S)를 입력받아, 배타적 논리합 연산을 하여 출력하는 X-OR 게이트(21)와; 상기 분주부(3)의 출력 신호(C)를 클럭 단자(CK)로 입력 받고, 상기 X-OR게이트(21)의 출력 신호를 데이타 단자(D)로 입력받아, 출력 단자(Q)로 출력하는 제1 D-플립플롭(22)과; 상기 분주부(3)에서 출력되는 분주된 신호(C)를 입력받아, 반전시켜 출력하는 인버터(23)와; 상기 인버터(23)의 출력 신호를 클럭 단자(CK)로 입력받고, 상기 제1 D-플립플롭(22)의 출력 단자(Q)에서 출력되는 신호를 데이타 단자(D)로 입력받아 출력 단자(Q)로 출력하는 제2 D-플립플롭(24)과; 상기 제2 D-플립플롭(24)의 출력 신호와 외부 리세트 신호(POR)를 입력받아, 논리합 연산을 하여 리세트 신호(R)를 상기 래치부(1)와 상기 제1 D-플립플롭(22)과 상기 제2 D-플립플롭(24)의 리세트 단자(R)로 출력하는 OR게이트(25)를 포함하여 이루어지는 것을 특징으로 하는 가변 분주 회로.The method of claim 1, wherein the reset generating means receives an output signal (A) (S) output through the output terminal (Q) of the first latch 11 and the second latch 12, the exclusive An X-OR gate 21 for performing an OR operation; The output signal C of the division unit 3 is input to the clock terminal CK, the output signal of the X-OR gate 21 is input to the data terminal D, and output to the output terminal Q. A first D flip-flop 22; An inverter 23 which receives the divided signal C outputted from the dividing unit 3, inverts and outputs the divided signal C; The output signal of the inverter 23 is input to the clock terminal CK, the signal output from the output terminal Q of the first D-flop flop 22 is input to the data terminal D, and the output terminal ( A second D flip-flop 24 output to Q); The output signal of the second D-flip-flop 24 and the external reset signal POR are inputted, and a logical sum operation is performed to reset the signal R to the latch unit 1 and the first D-flip-flop. (22) and an OR gate (25) for outputting to the reset terminal (R) of the second D flip-flop (24).
  4. 제1항에 있어서, 상기한 분주 수단은, 상기 제1래치(11)와 제2래치(12)의 출력 단자(Q)를 통해 출력되는 출력 신호(A)(S)를 입력받아, 임의의 분주값을 생성하여 출력하는 분주값 입력 회로(31)와; 외부에서 클럭 신호(CLK)를 클럭 단자(CK)로 입력받고, 상기 분주값 입력 회로(5)에서 출력되는 분주값을 입력 단자(b0 내지 bn)로 입력 받아, 출력 단자(CO)로 분주된 신호(C)를 출력하는 병렬 입력 분주부(32)를 포함하여 이루어지는 것을 특징으로 하는 가변 분주 회로.The method of claim 1, wherein the dispensing means receives an output signal (A) (S) output through the output terminal (Q) of the first latch 11 and the second latch 12, the arbitrary A division value input circuit 31 for generating and outputting a division value; The clock signal CLK is externally input to the clock terminal CK, the division value output from the division value input circuit 5 is input to the input terminals b0 to bn, and divided into the output terminal CO. And a parallel input divider (32) for outputting a signal (C).
  5. 제1항에 있어서, 상기한 분주 신호 출력 수단은, 외부 리세트 신호(POR)를 리세트 단자(R)로 입력받고, 상기 병렬 입력 분주부(32)에서 출력되는 분주된 신호(C)를 클럭 단자(CK)로 입력받고, 반전된 출력신호를 데이타 단자(D)로 입력받아 분주된 클럭 신호(CLKOUT)를 출력하는 제3 D-플립플롭(41)과; 상기 제3 D-플립플롭(41)의 출력단자(Q)에서 출력되는 신호를 입력받아, 반전시켜 상기 제3 D-플립플롭(41)의 데이타 단자(D)로 출력하는 제3 인버터(42)를 포함하여 이루어지는 것을 특징으로 하는 가변 분주 회로.2. The divided signal output means according to claim 1, wherein the divided signal output means receives an external reset signal POR through the reset terminal R and receives the divided signal C output from the parallel input divider 32. A third D-flip flop 41 which is input to the clock terminal CK and receives the inverted output signal to the data terminal D and outputs the divided clock signal CLKOUT; A third inverter 42 which receives a signal output from the output terminal Q of the third D-flop flop 41 and inverts it and outputs the signal to the data terminal D of the third D-flop flop 41 A variable frequency divider circuit comprising a).
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