KR850000674B1 - Firequency multiplier - Google Patents

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Abstract

This invention relates to the circuit which multiplies lowfrequency(f) to high-frequency(2f), especially since the frequency multiplier circuit can use the low-frequency(f) and the high- frequency(2f) at the same time. By inputting multiplied lowfrequency signals into a high-frequency circuit, the efficiency of the oscillator is increased, and so the power consumption is reduced. The invented multiplier can be applied to a CMOS circuit which needs both low and high-frequencies. In the block diagram (6) is the input terminal of the frequency multiplier, (7) is the T type flip-flop and (C) is the output terminal of the frequency mulytiplier.

Description

주파수 체배기회로Frequency multiplier circuit

제1도는 종래의 고주파수(2N) 및 저주파수(N)에서 동작하는 주파수체 배기의 블럭도.1 is a block diagram of a frequency exhaust of a device operating at a conventional high frequency (2N) and a low frequency (N).

제2도는 본 발명에 따른 고파파수(2f) 및 저주파수(f)에서 동작하는 주파수체 배기의 블럭도.FIG. 2 is a block diagram of the exhaust of a frequency body operating at high frequency (2f) and low frequency (f) in accordance with the present invention.

제3도 (1)-(4)는 제2도의 각 단자의 입출력 파형도.FIG. 3 (1)-(4) is an input / output waveform diagram of each terminal of FIG.

제4도는 제3도의 지연회로의 또 다른 구성도.4 is another configuration diagram of the delay circuit of FIG.

제5도는 제4도의 각 단자의 입출력 파형도.5 is an input / output waveform diagram of each terminal of FIG.

제6도는 본 발명에 따른 주파수체 배기회로의 실시예.6 is an embodiment of a frequency exhaust circuit according to the present invention.

본 발명은 저주파수(f)를 체배하여 고주파수(2f)로 체배하는 회로에 관한 것으로 특히 저주파수(f)와 고주파수(2f)를 동시에 사용할 수 있는 주파수체 배기회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for multiplying a low frequency (f) and multiplying it at a high frequency (2f), and more particularly, to a frequency exhaust circuit capable of simultaneously using the low frequency (f) and the high frequency (2f).

종래의 저주파수(f)와 고주파수(2f)를 동시에 사용할 수 있는 회로는 제1도의 블럭도와 같다. 제1도에서 1은 주파수 2f를 발진하는 발진기이며, 2는 저주파수 f에서 동작하는 회로의 블럭도, 4는 고주파수(2f)에서 동작하는 회로의 블럭도이며, 5는 2분주회로의 블럭도이다.A conventional circuit capable of simultaneously using the low frequency f and the high frequency 2f is shown in the block diagram of FIG. In FIG. 1, 1 is an oscillator oscillating frequency 2f, 2 is a block diagram of a circuit operating at a low frequency f, 4 is a block diagram of a circuit operating at a high frequency 2f, and 5 is a block diagram of a two-division circuit. .

상기와 같이 고주파수(2f)와 저주파수(f)를 동시에 사용하는 회로에 있어서 2분주회로를 사용하게 되면 발진주파수(2f)가 고주파인 관계로 회로효율이 저하되므로 소비전발이 크게 된다.In the circuit using both the high frequency 2f and the low frequency f as described above, when the two-division circuit is used, the circuit efficiency decreases because the oscillation frequency 2f is a high frequency, and thus the consumption development becomes large.

따라서 소비전력을 극히 줄여야 하는 시모오스 회로에 있어서는 불리한 점이 많았다.Therefore, there are many disadvantages in the Simios circuit which requires extremely low power consumption.

따라서 본 발명의 목적은 시모오스 회로를 사용한 주파수체배기를 제공함에 있다.Accordingly, it is an object of the present invention to provide a frequency multiplier using a simos circuit.

본 발명의 또다른 목적은 상기 주파수체배기를 사용하여 고주파수(2f)와 저주파수(f)를 동시에 사용하는 회로를 제공함에 있다.Still another object of the present invention is to provide a circuit using the high frequency 2f and the low frequency f simultaneously using the frequency multiplier.

이하 본 발명을 도면에 따라 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제2도는 본 발명에 따른 주파수체배기의 블럭도이다. 제2도에서 6은 주파수체배기의 입력단자이며 7은 T형 플립플롭이며 8과 9는 인버어터, 10은 익스클루시이브 노아(Exclusive Nor) 게이트이며 CK는 T형 플립플롭 7의 입력단자, Q는 T형 플립플롭 7의 출력단자이고, A는 인버어터 8의 출력단자, B는 인버어터 9의 출력단자, C는 주파수체배기의 출력단자이다.2 is a block diagram of a frequency multiplier according to the present invention. In Figure 2, 6 is the input terminal of the frequency multiplier, 7 is a T flip-flop, 8 and 9 are inverters, 10 is an Exclusive Nor gate, and CK is the input terminal of T flip-flop 7, Q is the output terminal of the T flip-flop 7, A is the output terminal of inverter 8, B is the output terminal of inverter 9, and C is the output terminal of the frequency multiplier.

제3도는 제2도의 주파수체배기의 각 단자의 파형도이다.3 is a waveform diagram of each terminal of the frequency multiplier of FIG.

제2도의 회로를 제3도의 파형도를 참조하여 상세히 설명한다. 익스클루시이브 노아 게이트 10의 입력단자 6에 제3도(1)의 구형파를 입력할때 T형 플립플롭 7의 출력단자 Q의 초기상태가 "하이"(이하 "1"로 표시함)였다고 가정한다.The circuit of FIG. 2 will be described in detail with reference to the waveform diagram of FIG. When the square wave of FIG. 3 (1) is input to the input terminal 6 of the exclusive Noah gate 10, the initial state of the output terminal Q of the T flip-flop 7 is "high" (hereinafter referred to as "1"). Assume

그러면 인버어터 9의 출력단자 B는 "로우"(이하 "0"으로 표시함)가 되고 인버어터 8의 출력단자 A는 "1"이 되어 익스플루시이브 노아 게이트 10에 입력한다.Then, output terminal B of inverter 9 becomes "low " (hereinafter referred to as " 0 "), and output terminal A of inverter 8 becomes " 1 " and inputs to exclusive Noah gate 10.

따라서 익스클루시이브 노아 게이트의 입력단자 6이 "0"이면 익스클루시이브 노아 게이트의 출력단자 C는 "0"이 되고, 입력단자 6의 입력이 "1"로 되면 익스클루시이브 노아 게이트 10의 입력은 모두 "1"로 되므로 익스클루시이브 노아 게이트 10의 출력단자 C는 "1"로 된다.Therefore, if the input terminal 6 of the exclusive Noah gate is "0", the output terminal C of the exclusive Noah gate is "0", and if the input of the input terminal 6 is "1", the exclusive Noah gate is Since the inputs of 10 are all "1", the output terminal C of the exclusive Noah gate 10 is "1".

따라서 T형 플립플롭 7이 엎 에이지(Up edge) 동작이라 하면 T형 플립플롭 7의 입력이 "0"에서 "1"로 바뀔때 T형 플립플롭 7의 출력단자 Q는 "0"으로 되어 인버어터 9의 출력단자 B의 출력은 "1" 인버어터 8의 출력단자 A의 출력은 "0"으로 되어 익스클루시이브 노아 게이트 10에 입력한다. 그러나 상기 출력 "0"은 인버어터 9, 8에 의해 지연되는데 제3도 (3)의 ΔT1만큼 시간이 지연되어 상기 A의 출력은 "1"에서 "0"으로 변하므로 제3도 T1의 구간의 파형이 된다.Therefore, if the T flip-flop 7 is an up edge operation, the output terminal Q of the T-type flip-flop 7 becomes "0" when the input of the T-type flip-flop 7 changes from "0" to "1". The output of the output terminal B of the adapter 9 is " 1 " and the output of the output terminal A of the inverter 8 is " 0 " and is input to the exclusive NOR gate 10. However, the output "0" because there is a delay by the inverter 9, 8, claim is ΔT is a delay of one time by the output of the A of FIG. 3 (3) is changed from "1" to "0" FIG. 3 T 1 It becomes the waveform of the section of.

따라서 제3도(1)과 (3)에 의해 입력단자 6이 "1"이므로 익스클루시이브 노아 게이트 10의 출력단은 "1"에서 "0"으로 변해 단자 C의 파형은 제3도 (4)의 T2구간의 "0"상태로 된다. 입력단자 6의 파형이 T2구간에서와 같이 같이 "1"에서 변하면 인버어터 출력단자 A의 "0"상태와 함께 익스클루시이브 노아 게이트 10에 입력하여 익스클루시이브 노아 게이트 10의 출력단자 C는 "1"의 상태로 변한다. 따라서 T형 플립플롭 7의 입력은 "0"에서 "1"로 바뀌므로 T형 플립플롭 7의 출력단자 Q는 "1"의 상태로 변해 제3도 (2)의 T2구간과 같이 된다. 이 "1"의 상태는 인버어터 9와 8을 지나 인버어터 8의 출력단자는 "1"의 상태로 되는데 상술한 바와같이 시간지연이 일어나므로 제3도 (3)과 같이 ΔT1만큼 시간지연이 일어나 익스클루시이브 노아 게이트 10에 입력한다.Accordingly, since the input terminal 6 is "1" in FIGS. 3 and 3, the output terminal of the exclusive Noah gate 10 changes from "1" to "0" so that the waveform of the terminal C is shown in FIG. In the T 2 section. If the waveform of input terminal 6 changes from "1" as in the T 2 section, it inputs to the exclusive Noa gate 10 with the "0" state of inverter output terminal A and output terminal of the exclusive Noa gate 10 C changes to the state of "1". Therefore, since the input of the T-type flip-flop 7 is changed from "0" to "1", the output terminal Q of the T-type flip-flop 7 changes to the state of "1", and becomes like the T 2 section of FIG. The state of "1" passes through inverters 9 and 8, and the output terminal of inverter 8 becomes "1". As time delay occurs as described above, the time delay is delayed by ΔT 1 as shown in FIG. Get up and enter Exclusive Noah Gate 10.

따라서 입력단자 6의 "0" 상태와 함께 익스클루시이브 노아 게이트 10에 입력하므로 출력 C는 "0"상태로 되어 상기와 같은 동작을 계속하게 되므로 제3도의 파형을 얻게 된다.Therefore, since the input is inputted to the exclusive NOR gate 10 together with the "0" state of the input terminal 6, the output C becomes the "0" state and continues the above operation, thereby obtaining the waveform of FIG.

즉 주파수체배기의 출력단자 C의 파형은 T1시간만큼 "1"로 유지되고 그후 곧 "0"으로 되며 이때의 인버어터 8의 출력단자 A의 파형은 "0"이므로 T2시간에서 출력단자 C의 파형은 입력단자 6의 인버어터된 파형이 나오게 되어 입력단자 6이 "1"에서 "0"으로 변할때 출력단자의 파형은 "0"에서 "1"로 변하게 되어 T형 플립플롭 7의 출력단자 Q는 다시 "0"에서 "1"로 된다. 그러므로 이 상태는 초기의 상태와 같이 되고 상기 T1, T2시간의 동작이 계속 반복되어 결과적으로 출력단자 C는 입력단자 6의 신호의 2배가 된 주파수가 나오게 된다. 그러나 제3도의 회로에서 인버어터의 지연시간인 T1의 시간이 입력단자 6의 반주기를 초과하게 되면 상기의 체배기 회로는 동작하지 않게 되므로 T1의 시간을 조정하기 위하여 인버어터를 8과 9에 직렬로 4개, 6개등으로 연결할 수 있으나 제4도와 같이 캐패시턴스 C1과 C2를 사용하여 T1의 시간을 조정시킬 수 있다.That is the waveform of the output terminal C of the frequency multiplier is maintained at "1" as long as T 1 sigan shortly thereafter, and to "0", so wherein the inverted waveform of the output terminal A of eoteo 8 is "0" output from the T 2 hours C Waveform of input terminal 6 is outputted, and when input terminal 6 changes from "1" to "0", the output terminal waveform changes from "0" to "1" and output terminal of T-type flip-flop 7 Q goes from "0" to "1" again. Therefore, this state becomes the same as the initial state, and the operation of the T 1 and T 2 times is continuously repeated, resulting in the output terminal C having a frequency doubled by the signal of the input terminal 6. However, in the circuit of FIG. 3, if the time of T 1 , which is the delay time of the inverter, exceeds the half period of the input terminal 6, the multiplier circuit does not operate. Therefore, the inverter is set to 8 and 9 to adjust the time of T 1 . Four, six, etc. can be connected in series, but the capacitances C 1 and C 2 can be used to adjust the time of T 1 as shown in FIG.

제4도는 상기와 같이 캐패시턴스 C1과 C2를 사용하여 T1의 시간을 조정할 수 있는 지연회로의 구성도로서 Q는 T형 플립플롭의 출력단자 A는 인버어터 8의 출력단자이며 B는 인버어터 9의 출력단자이다.4 is a configuration diagram of a delay circuit that can adjust the time of T 1 using capacitances C 1 and C 2 as described above, where Q is the output terminal A of the T flip-flop, A is the output terminal of inverter 8, and B is the inverter. This is the output terminal of adapter 9.

제5도는 (1)-(3)은 제4도의 주파수 체배기의 지연회로인 제4도의 각단자의 파형도로서 제4도 (1)은 T형 플립플롭 7의 출력단자 Q의 파형도이며, 제4도(2)는 인버어터 9의 출력단자 B의 파형도이고 제4도(3)은 인버어터 8의 출력단자 A의 파형도이다. T형 플립플롭 7의 출력단자 Q가 "1"이면 인버어터 9의 출력단자 B는 "0"이 되며 인버어터 8의 출력단자 A는 "1"이 된다. 그후 T형 플립플롭 7의 출력단자 Q가 "0"로 되면 인버어터 9의 출력단자는 "1"로 되지만 캐패시턴스 C1과 C2에 의해 바로 "1"로 되지는 않고 캐패시턴스 C1과 C2에 충전되는 시간을 요하게 되므로 "0"상태에서 서서히 "1"의 상태로 상승하게 된다.5 is a waveform diagram of each terminal of FIG. 4, which is a delay circuit of the frequency multiplier of FIG. 4. FIG. 4 is a waveform diagram of an output terminal Q of a T flip-flop 7. 4 is a waveform diagram of the output terminal B of the inverter 9 and FIG. 3 is a waveform diagram of the output terminal A of the inverter 8. As shown in FIG. If the output terminal Q of the T flip-flop 7 is "1", the output terminal B of the inverter 9 is "0" and the output terminal A of the inverter 8 is "1". After that, when the output terminal Q of the T flip-flop 7 becomes "0", the output terminal of the inverter 9 becomes "1", but is not immediately changed to "1" by the capacitances C 1 and C 2 but is applied to the capacitances C 1 and C 2 . Since it takes time to charge, it gradually rises from the "0" state to the "1" state.

따라서 제5도 (2)와 같이 ΔT2의 시간경과후 인버어터 8은 작동하게 되어 인버어터 8의 출력단자 A의 상태는 ΔT2시간경과후에 비로서 "0"의 상태로 되게 되므로 제5도 (3)과 같이 된다.Therefore, as shown in Fig. 5 (2), the inverter 8 operates after the time ΔT 2 has elapsed, and the output terminal A of the inverter 8 becomes "0" after the ΔT 2 time elapses. It becomes like (3).

다시 T형 플립플롭 7의 출력단자 Q가 "1"의 상태로 되면 인버어터 9의 출력단자 B는 "0"상태로 되지만 바로 "0"의 상태로 되는 것이 아니라 캐패시턴스 C1, C2의 "1"의 상태에서 서서히 지수함수적으로 방전하여 "0"의 상태로 감소하므로 ΔT2의 시간경과후 인버어터 8의 출력단자 A의 상태는 "1"의 상태로 되어 이를 반복한다.When the output terminal Q of the T flip-flop 7 becomes "1" again, the output terminal B of the inverter 9 becomes "0", but not immediately "0", but instead of the capacitance C 1 and C 2 ". Since it discharges exponentially gradually in the state of 1 "and decreases to the state of" 0 ", the state of the output terminal A of the inverter 8 becomes" 1 "after ΔT 2 time elapses.

따라서 제4도의 캐패시턴스 C1과 C2조정하면 ΔT2의 시간을 얻을 수 있어 간단히 제3도의 ΔT1의 시간을 조정함으로써 출력단자 C로부터 체배된 주파수를 얻을 수 있게 된다.Therefore, by adjusting the capacitances C 1 and C 2 of FIG. 4, the time of ΔT 2 can be obtained, and the frequency multiplied by the output terminal C can be obtained by simply adjusting the time of ΔT 1 of FIG. 3.

제6도는 상기의 주파수체배기를 사용하여 저주파수(f)와 고주파수(2f)에서 동시에 작동할 수 있는 회로의 실시예로서 1은 주파수 f를 발생시키는 발진기이며 2는 주파수 f에서 동작하는 회로의 블럭도이고 3은 본 발명에 의한 주파수체배기이며 4는 2f의 주파수에서 동작하는 회로의 블럭도이다.6 is an embodiment of a circuit that can operate simultaneously at a low frequency f and a high frequency 2f using the above frequency multiplier, where 1 is an oscillator for generating a frequency f and 2 is a block diagram of a circuit operating at a frequency f. And 3 is a frequency multiplier according to the present invention and 4 is a block diagram of a circuit operating at a frequency of 2f.

따라서 주파수체배기 3의 입력은 발진기 f에서 발생한 주파수 f의 입력을 갖게 되고 상기 주파수를 체배기 3에서 체배하여 2f의 주파수의 신호를 2f의 주파수에서 동작하는 회로의 블럭도 4에 입력하게 된다.Therefore, the input of the frequency multiplier 3 has an input of the frequency f generated in the oscillator f, and multiplies the frequency in the multiplier 3 to input a signal of the frequency of 2f into the block diagram 4 of a circuit operating at the frequency of 2f.

따라서 저주파발진기에 출력하는 신호를 체배하여 고주파에 사용하는 회로에 입력시키는 방식을 채용하면 발진기의 효율을 높여 소비전력을 감소시킬 수 있으며, 소비전류가 작아야 하는 시모오스 직접회로에 응용하는데 이점이 많다.Therefore, adopting a method of multiplying the signal output to the low frequency oscillator and inputting it to a circuit used for high frequency can reduce the power consumption by increasing the efficiency of the oscillator. .

1. 따라서 상기와 같이 본 발명의 주파수체배기를 주파수에 따라 소비전류가 비례하는 시모오스 회로에 사용하는데 이점이 있으며 시모오스의 고주파수와 저주파수를 동시에 사용하는 직접회로에 용이하게 응용할 수 있는 이점이 있게 된다.Therefore, there is an advantage in using the frequency multiplier according to the present invention in a simos circuit in which the current consumption is proportional to the frequency, and can be easily applied to an integrated circuit using both the high frequency and the low frequency of the simos. do.

Claims (3)

주파주체배회로에 있어서 익스클루시이브 노아 게이트(10)와 T형 플립플롭(7) 및 짝수개의 인버어터(8, 9)를 사용하여 주파수체배기를 구성함을 특징으로 하는 주파수체배기회로.A frequency multiplier circuit comprising a frequency multiplier using an exclusive Noah gate (10), a T flip-flop (7), and an even number of inverters (8, 9) in a frequency multiplier circuit. 제1항에 있어서, 인버어터(8, 9)의 사이에 콘덴서(C1, C2)를 접속하여 시간지연(ΔT2)을 시킴을 특징으로 하는 주파수체배기회로.2. The frequency multiplier circuit according to claim 1, wherein a capacitor (C 1 , C 2 ) is connected between the inverters (8, 9) to time delay (ΔT 2 ). 고주파수와 저주파수를 동시에 사용하는 회로에 있어서 주파수체배회로(3)를 사용하여 고주파수에서 작동하는 회로(4)와 저주파수에서 작동하는 회로(2)를 동시에 사용할 수 있음을 특징으로 하는 주파수체배기회로.A frequency multiplier circuit characterized in that, in a circuit using both high and low frequencies simultaneously, a frequency multiplier circuit (3) can be used to simultaneously operate a circuit (4) operating at a high frequency and a circuit (2) operating at a low frequency.
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