KR0176626B1

KR0176626B1 - Cmos oscillator

Info

Publication number: KR0176626B1
Application number: KR1019960037226A
Authority: KR
Inventors: 박창기
Original assignee: 삼성전자주식회사
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1999-04-01
Also published as: KR19980017446A

Abstract

본 발명은 CMOS 발진기에 관해 게시한다. 본 발명은, 발진 주파수를 출력하는 발진부와, 상기 발진부의 출력을 입력으로 하는 지연 회로와, 상기 발진부의 출력단에 데이터 단자가 연결되고 상기 지연 회로의 출력단에 클럭 단자가 연결된 디 플립플롭(D Flip-Flop)과, 상기 디 플립플롭의 출력을 입력으로 하는 제1 인버터와, 상기 제1 인버터의 출력을 입력으로 하는 제2 인버터와, 상기 지연 회로의 입력단에 입력단이 연결되고 상기 제2 인버터의 출력단에 게이트가 연결되며 상기 제1 인버터의 출력단에 상보 게이트가 연결된 제1 전송 게이트와, 상기 발진부에서 출력되는 발진 주파수에 포함된 3체배 발진 주파수를 (1/3)분주시키는 분주 회로 및 상기 분주 회로의 출력을 입력으로하여 상기 제1 전송 게이트의 상보 게이트에 게이트가 연결되고 상기 제1 전송 게이트의 게이트에 상보 게이트가 연결되며 상기 제1 전송 게이트의 출력단에 출력단이 연결되어 출력단으로 기본 발진 주파수를 출력하는 제2 전송 게이트를 구비함으로써 3체배 발진 주파수가 제거되어 안정된 발진 주파수를 공급할 수가 있다.The present invention relates to CMOS oscillators. A D flip flop having a data terminal connected to an output terminal of the oscillation unit and a clock terminal connected to an output terminal of the delay circuit; A first inverter for receiving the output of the first flip-flop; a second inverter for receiving an output of the first inverter; and a second inverter for receiving an output of the second inverter, A first transmission gate having a gate connected to an output terminal and a complementary gate connected to an output terminal of the first inverter; a frequency divider circuit for frequency-dividing a three-fold oscillation frequency included in the oscillation frequency outputted from the oscillation section by 1/3; The gate of which is connected to the complementary gate of the first transfer gate and the complementary gate is connected to the gate of the first transfer gate, And a second transmission gate connected to an output terminal of the first transmission gate and outputting a basic oscillation frequency as an output terminal. Thus, the triple oscillation frequency is eliminated and a stable oscillation frequency can be supplied.

Description

CMOS Oscillator

본 발명은 CMOS 발진기에 관한 것으로서, 특히 3체배 발진 주파수를 제거시킬 수 있는 발진기 보정 회로를 구비한 CMOS 발진기에 관한 것이다.The present invention relates to a CMOS oscillator, and more particularly, to a CMOS oscillator having an oscillator correction circuit capable of eliminating a triple multiplication frequency.

발진기는 전자관 또는 반도체 등을 이용하여 전기적 진동을 발생시키는 장치로서 진동을 발생시키는 방법에 따라서 자려 발진기, 수정 발진기, 조율 발진기 등이 있고, 진동 파형에 따라서 사인파 발진기, 톱니파 발진기, 펄스 발진기 등으로 구분한다. 최근에는 반도체 장치를 이용한 시스템이 증가하고있고, 이러한 시스템들의 소형화가 절실히 요구되고 있다. 이를 실현하기 위한 방편의 하나로 발진기를 반도체 장치의 내부에 형성하고 있다. 그러다보니 반도체 장치를 이용한 발진기가 생겨나게되었다.An oscillator is a device that generates electric vibration by using an electron tube or a semiconductor, and it includes a self-excited oscillator, a crystal oscillator, a tuning oscillator, and the like according to a method of generating vibration. The oscillator is classified into a sine wave oscillator, a saw tooth wave oscillator, do. Recently, systems using semiconductor devices are increasing, and miniaturization of such systems is urgently required. One of the ways to realize this is forming the oscillator inside the semiconductor device. This led to the creation of oscillators using semiconductor devices.

도 1은 종래의 CMOS 발진기의 개략도이다. 도 1에 도시된 회로는 두 개의 저항(11,12), 두 개의 캐패시터(14,15), 하나의 크리스탈(17), 하나의 CMOS 증폭단(19) 및 하나의 인버터(21)로 구성되어있다. 상기 크리스탈(17)에서 발생된 발진 주파수는 CMOS 증폭단(19)을 통하여 증폭된 후 인버터(21)를 통해서 출력된다. 이와 같이 CMOS 증폭단(19)을 이용하는 발진기에 의하면 크리스탈(17)과 저항들(11,12) 및 캐패시터들(14,15)에 의하여 기본 발진 주파수 즉, 1체배 발진 주파수 외에 3체배 발진 주파수 및 5체배 발진 주파수가 동시에 발생할 수가 있다. 예를 들면, 기본 발진 주파수가 10[MHz]라면 3체배 발진 주파수인 30[MHz]와 5체배 발진 주파수인 50[MHz]의 발진 주파수가 함께 발생할 수가 있다.1 is a schematic diagram of a conventional CMOS oscillator. The circuit shown in Fig. 1 is composed of two resistors 11 and 12, two capacitors 14 and 15, one crystal 17, one CMOS amplification stage 19 and one inverter 21 . The oscillation frequency generated in the crystal 17 is amplified through the CMOS amplification stage 19 and then outputted through the inverter 21. [ According to the oscillator using the CMOS amplifying stage 19 as described above, the triple oscillation frequency in addition to the fundamental oscillation frequency, that is, the 1-fold oscillation frequency and the 5-fold oscillation frequency, are obtained by the crystal 17, the resistors 11 and 12, and the capacitors 14 and 15, A multiplied oscillation frequency can be generated at the same time. For example, if the basic oscillation frequency is 10 [MHz], an oscillation frequency of 30 [MHz], which is a 3-fold oscillation frequency, and an oscillation frequency of 50 [MHz], which is a 5-fold oscillation frequency can be generated at the same time.

도 2는 상기 도 1에 도시한 회로에 의해 발생되는 발진 주파수의 파형도를 나타낸다. 도 2를 참조하면, 기본 발진 주파수(23) 외에 3체배 발진 주파수(25)와 5체배 발진 주파수(27)가 기본 발진 주파수(23)보다 세기는 약하지만 기본 발진 주파수(23)와 동시에 발생함을 알 수 있다. 그리고 고조파(29)가 함께 발생하지만 무시할 정도이며, 또 5체배 발진 주파수(27) 역시 기본 발진 주파수(23)에 비해 매우 약하기 때문에 무시할 수 있다. 그러나 3체배 발진 주파수(25)는 무시할 수가 없다. 오히려 3체배 발진 주파수(25)는 기본 발진 주파수(23)와 더불어 발진 주파수로서의 기능을 수행하게 되므로 도 1에 도시한 발진기를 이용하는 회로에서는 원하지 않는 발진 주파수인 3체배 발진 주파수(25)로 인하여 오동작을 할 수가 있다.Fig. 2 shows a waveform diagram of an oscillation frequency generated by the circuit shown in Fig. 1. Fig. 2, in addition to the basic oscillation frequency 23, the 3-fold oscillation frequency 25 and the 5-fold oscillation frequency 27 are weaker than the basic oscillation frequency 23 but occur simultaneously with the basic oscillation frequency 23 . And the harmonic wave 29 occur together but are negligible and the 5-fold oscillation frequency 27 is also very weak compared to the fundamental oscillation frequency 23 and can be ignored. However, the triple multiplication oscillation frequency 25 can not be ignored. Rather, the triple multiplication oscillation frequency 25 functions as the oscillation frequency in addition to the basic oscillation frequency 23. Therefore, in the circuit using the oscillator shown in FIG. 1, the triple multiplication oscillation frequency 25, which is an undesired oscillation frequency, .

상술한 바와 같이 종래 기술에 따르면, 기본 발진 주파수(23) 외에 3체배 발진 주파수(25)가 발생하여 발진기의 기능을 저하시킨다.As described above, according to the prior art, a triple multiplication frequency 25 is generated in addition to the basic oscillation frequency 23, thereby degrading the function of the oscillator.

본 발명이 이루고자 하는 기술적 과제는 3체배 발진 주파수를 출력시키지 않는 CMOS 발진기를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a CMOS oscillator that does not output a triple multiplication frequency.

도 1은 종래의 CMOS 발진기의 개략도.1 is a schematic diagram of a conventional CMOS oscillator;

도 2는 상기 도 1에 도시한 CMOS 발진기의 발진 주파수들의 파형도.FIG. 2 is a waveform diagram of oscillation frequencies of the CMOS oscillator shown in FIG. 1; FIG.

도 3은 본 발명에 따른 CMOS 발진기의 블록도.3 is a block diagram of a CMOS oscillator in accordance with the present invention.

도 4는 상기 도 3의 발진 주파수들의 타이밍도.FIG. 4 is a timing chart of the oscillation frequencies of FIG. 3; FIG.

상기 과제를 달성하기 위하여 본 발명은, 발진 주파수를 출력하는 발진부와, 상기 발진부의 출력을 입력으로 하는 지연 회로와, 상기 발진부의 출력단에 데이터 단자가 연결되고 상기 지연 회로의 출력단에 클럭 단자가 연결된 디 플립플롭(D Flip-Flop)과, 상기 디 플립플롭의 출력을 입력으로 하는 제1 인버터와, 상기 제1 인버터의 출력을 입력으로 하는 제2 인버터와, 상기 지연 회로의 입력단에 입력단이 연결되고 상기 제2 인버터의 출력단에 게이트가 연결되며 상기 제1 인버터의 출력단에 상보 게이트가 연결된 제1 전송 게이트와, 상기 발진부에서 출력되는 발진 주파수에 포함된 3체배 발진 주파수를 (1/3)분주시키는 분주 회로 및 상기 분주 회로의 출력을 입력으로하여 상기 제1 전송 게이트의 상보 게이트에 게이트가 연결되고 상기 제1 전송 게이트의 게이트에 상보 게이트가 연결되며 상기 제1 전송 게이트의 출력단에 출력단이 연결되어 출력단으로 기본 발진 주파수를 출력하는 제2 전송 게이트를 구비하며, 상기 발진부에서 출력되는 발진 주파수의 기본 발진 주파수는 상기 제1 전송 게이트를 통하여 그대로 출력되고 3체배 발진 주파수는 상기 분주 회로에서 (1/3)로 분주되어 기본 발진 주파수와 동일한 주파수가 되어 출력되는 것을 특징으로 하는 CMOS 발진기를 제공한다.According to an aspect of the present invention, there is provided an oscillation circuit comprising: an oscillation section for outputting an oscillation frequency; a delay circuit for receiving an output of the oscillation section; a data terminal connected to an output terminal of the oscillation section, A first inverter for receiving an output of the D flip-flop as an input; a second inverter for receiving an output of the first inverter; and an input terminal connected to the input terminal of the delay circuit A first transfer gate connected to an output terminal of the second inverter and having a complementary gate connected to an output terminal of the first inverter; and a third transfer gate connected to the output terminal of the first inverter, And a gate connected to a complementary gate of the first transfer gate and an output terminal of the first transfer gate, And a second transmission gate having a complementary gate connected to the gate and an output terminal connected to the output terminal of the first transmission gate and outputting a basic oscillation frequency as an output terminal, wherein a fundamental oscillation frequency of the oscillation frequency outputted from the oscillation section is And the triple-frequency oscillation frequency is divided by (1/3) in the frequency dividing circuit and outputted at the same frequency as the basic oscillation frequency.

바람직하기는, 상기 지연 회로는 상기 발진부의 발진 주파수를 (1/4)주기만큼 지연시키며, 상기 발진부는 CMOS 반도체 장치를 이용하여 발진 주파수를 발생시킨다.Preferably, the delay circuit delays the oscillation frequency of the oscillation unit by (1/4) period, and the oscillation unit generates the oscillation frequency using the CMOS semiconductor device.

상기 본 발명에 의하여 3체배 발진 주파수는 제거되므로 기본 발진 주파수만 출력되어 안정된 발진 주파수를 공급할 수 있다.According to the present invention, since the triple multiplication oscillation frequency is removed, only the basic oscillation frequency is outputted, and a stable oscillation frequency can be supplied.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to examples.

도 3은 본 발명에 따른 CMOS 발진기의 블록도이다. 도 3에 도시된 회로의 구성은 발진 주파수를 발생시키는 발진부(31)와, 상기 발진부(31)의 출력을 입력으로하여 상기 발진 주파수를 (1/4) 주기만큼 지연시키는 지연 회로(33)와, 상기 발진부(31)의 출력단에 데이터 단자(D)가 연결되고 상기 지연 회로(33)의 출력단에 클럭 입력단자(CK)가 연결되는 디 플립플롭(35)과, 상기 디 플립플롭(35)의 출력 즉, Q단자에 입력단이 연결된 제1 인버터(37)와, 상기 제1 인버터(37)의 출력을 입력으로 하는 제2 인버터(39)와, 상기 발진부(31)의 출력단에 입력단이 연결되고 상기 제2 인버터(39)의 출력단에 게이트가 연결되며 상기 제1 인버터(37)의 출력단에 상보 게이트가 연결된 제1 전송 게이트(41)와, 상기 제1 전송 게이트(41)의 입력단에 입력단이 연결되어 상기 발진 주파수에 포함된 3체배 발진 주파수를 (1/3)분주시키는 분주 회로(43)와, 상기 분주 회로(43)의 출력을 입력으로하며 상기 제1 전송 게이트(41)의 상보 게이트에 게이트가 연결되고 상기 제1 전송 게이트(41)의 게이트에 상보 게이트가 연결되며 상기 제1 전송 게이트(41)의 출력단에 출력단이 연결되어 출력단으로 기본 발진 주파수를 출력하는 제2 전송 게이트(45)로 구성되어있다. 여기서 상기 발진부는 발진 주파수의 증폭을 위하여 CMOS 반도체 장치를 이용하고 있다. 따라서 도 1에 도시된 종래의 CMOS 발진기를 그대로 사용할 수 있다.3 is a block diagram of a CMOS oscillator in accordance with the present invention. 3 includes an oscillation unit 31 for generating an oscillation frequency, a delay circuit 33 for delaying the oscillation frequency by an interval of (1/4) period by taking the output of the oscillation unit 31 as an input, A D flip flop 35 having a data terminal D connected to the output terminal of the oscillating unit 31 and a clock input terminal CK connected to the output terminal of the delay circuit 33, A second inverter 39 receiving the output of the first inverter 37 as an input and an input terminal connected to the output terminal of the oscillation unit 31, A first transfer gate 41 connected to an output terminal of the second inverter 39 and having a gate connected to the output terminal of the first inverter 37 and a complementary gate connected to the input terminal of the first inverter 37, And a frequency divider circuit (4) for dividing the frequency of the three-fold oscillation frequency included in the oscillation frequency by 1/3 3), an output of the frequency divider circuit (43), a gate connected to the complementary gate of the first transfer gate (41), a complementary gate connected to the gate of the first transfer gate (41) And a second transfer gate 45 connected to an output terminal of the first transfer gate 41 and outputting a basic oscillation frequency as an output terminal. The oscillation unit uses a CMOS semiconductor device for amplifying the oscillation frequency. Therefore, the conventional CMOS oscillator shown in FIG. 1 can be used as it is.

도 4는 상기 도 3에 도시된 CMOS 발진기의 발진 주파수들의 타이밍도이다. 도 4를 참조하여 도 3의 동작을 설명하기로 한다. 발진부(31)로부터 3체배 발진 주파수와 함께 기본 발진 주파수가 출력되어 지연 회로(33)와 디 플립플롭(35)의 데이터 단자에 입력되면, 이들 주파수는 지연 회로(33)에 의하여 (1/4)주기만큼 지연되어 디 플립플롭(35)의 CK단자에 입력된다. 디 플립플롭(35)의 CK 단자에 입력되는 기본 발진 주파수는 디 플립플롭(35)의 데이터 단자에 입력되는 기본 발진 주파수가 논리 '1'일 때 논리 '0'에서 논리 '1'로 천이한다. 그러나 디 플립플롭(35)의 CK 단자에 입력되는 3체배 발진 주파수는 디 플립플롭(35)의 데이터 단자에 입력되는 3체배 발진 주파수가 논리 '0'일 때 논리 '0'에서 논리 '1'로 천이한다. 따라서 디 플립플롭(35)의 Q 단자의 출력은 두 가지가 된다. 하나는 논리 '1'의 기본 발진 주파수이고 다른 하나는 논리 '0'의 3체배 발진 주파수이다.4 is a timing chart of the oscillation frequencies of the CMOS oscillator shown in FIG. The operation of FIG. 3 will be described with reference to FIG. When the basic oscillation frequency is output from the oscillation section 31 together with the 3-fold oscillation frequency and input to the data terminals of the delay circuit 33 and the D flip-flop 35, these frequencies are delayed by 1/4 ) Period, and is input to the CK terminal of the D flip-flop 35. The basic oscillation frequency input to the CK terminal of the D flip-flop 35 transits from logic '0' to logic '1' when the basic oscillation frequency input to the data terminal of the D flip-flop 35 is logic '1' . However, the triple multiplication frequency inputted to the CK terminal of the D flip flop 35 is a logic '0' to a logic '1' when the triple multiplication frequency input to the data terminal of the D flip flop 35 is logic '0' . Therefore, the output of the Q terminal of the D flip-flop 35 becomes two. One is the fundamental oscillation frequency of logic '1' and the other is the triple-oscillation frequency of logic '0'.

디 플립플롭(35)의 Q 단자를 통해서 출력되는 기본 발진 주파수는 제1 전송 게이트(41)를 항상 도통 상태로 유지하게 하기 때문에 발진부(31)에서 출력되는 기본 발진 주파수는 제1 전송 게이트(41)를 통하여 그대로 출력된다. 반면, 디 플립플롭(35)의 Q 단자를 통하여 출력되는 3체배 발진 주파수는 제1 전송 게이트(41)를 항상 불통 상태로 유지하게 한다. 따라서 발진부(31)에서 출력되는 3체배 발진 주파수는 제1 전송 게이트(41)를 통과하지 못하고 분주 회로(43)를 통하여 (1/3)분주되어 기본 발진 주파수와 동일한 주파수가 된다. 여기서 제2 전송 게이트(45)는 상기 디 플립플롭(35)의 Q 단자를 통하여 출력되는 3체배 발진 주파수에 의해 항상 도통 상태를 유지한다. 따라서 상기 분주 회로(43)의 출력은 그대로 제2 전송 게이트(45)를 통하여 출력되므로 도 3에 도시된 회로의 출력으로는 항상 기본 발진 주파수와 동일한 발진 주파수가 출력된다.Since the basic oscillation frequency outputted through the Q terminal of the D flip-flop 35 keeps the first transfer gate 41 always in a conductive state, the basic oscillation frequency outputted from the oscillation unit 31 is the same as that of the first transfer gate 41 ). On the other hand, the triple-multiplication oscillation frequency output through the Q terminal of the D flip-flop 35 keeps the first transmission gate 41 always in a non-tapped state. Therefore, the triple-multiplication oscillation frequency output from the oscillation unit 31 does not pass through the first transmission gate 41 and is divided by (1/3) through the frequency divider circuit 43 to become the same frequency as the basic oscillation frequency. Here, the second transfer gate 45 always maintains the conduction state by the triple multiplication frequency outputted through the Q terminal of the D flip-flop 35. Therefore, since the output of the frequency divider circuit 43 is directly outputted through the second transmission gate 45, the output of the circuit shown in FIG. 3 always outputs the same oscillation frequency as the basic oscillation frequency.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.

상술한 바와 같이 본 발명의 CMOS 발진기에 따르면, 3체배 발진 주파수는 출력되지 않고 기본 발진 주파수만 출력되므로 안정된 발진 주파수를 공급할 수가 있다.As described above, according to the CMOS oscillator of the present invention, since the triple-frequency oscillation frequency is not output but only the basic oscillation frequency is output, a stable oscillation frequency can be provided.

Claims

An oscillation unit outputting an oscillation frequency;

A delay circuit for receiving an output of the oscillation unit as an input;

A D flip flop having a data terminal connected to the output terminal of the oscillation unit and a clock terminal connected to the output terminal of the delay circuit;

A first inverter having an output of the D flip-flop as an input;

A second inverter having an output of the first inverter as an input;

A first transfer gate having an input terminal connected to the input terminal of the delay circuit, a gate connected to the output terminal of the second inverter, and a complementary gate connected to the output terminal of the first inverter;

A frequency divider circuit (3) for frequency-dividing the 3-fold oscillation frequency included in the oscillation frequency output from the oscillation section; And

A complementary gate is connected to a gate of the first transfer gate and an output terminal is connected to an output terminal of the first transfer gate, And a second transmission gate for outputting an oscillation frequency,

The basic oscillation frequency of the oscillation frequency outputted from the oscillation section is directly output through the first transmission gate and the triple oscillation frequency is divided by (1/3) in the frequency dividing circuit to be output at the same frequency as the basic oscillation frequency Featured CMOS oscillator.

2. The CMOS oscillator according to claim 1, wherein the delay circuit delays the oscillation frequency of the oscillation unit by (1/4) period.

The CMOS oscillator according to claim 1, wherein the oscillation unit generates an oscillation frequency using a CMOS semiconductor device.