KR0176173B1 - Frequency drain circuit and oscillator using same - Google Patents
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Abstract
모오스 캐페시터의 전하 충방전 시간을 최소화한 주파수 체배 회로 및 이를 이용한 오실레이터를 공개한다. 본 발명에 따른 주파수 체배 회로는 전원전압과 접지 사이에 P채널 및 N채널 모오스 캐페시터를 병렬 연결함에 의해 P채널 및 N채널 모오스 캐페시터의 특성에 따른 전하 충방전 시간의 차이를 없앨 수 있다. 오실레이터는 상기 주파수 체배 회로의 양측에 대역통과필터를 배치하고, 이 필터을 통해 노이즈를 제거하고 오프셋 전압을 고정적으로 설정함에 의해 발진 주파수의 듀티값을 안정적으로 유지하고 주파수 편차를 최소화할 수 있다는 잇점이 있다.A frequency multiplication circuit minimizing the charge / discharge time of a MOS capacitor and an oscillator using the same are disclosed. In the frequency multiplication circuit according to the present invention, the P-channel and N-channel MOS capacitors are connected in parallel between the power supply voltage and ground to eliminate the difference in charge / discharge time according to the characteristics of the P-channel and N-channel MOS capacitors. The oscillator has the advantage of stably maintaining the duty value of the oscillation frequency and minimizing the frequency deviation by arranging bandpass filters on both sides of the frequency multiplier circuit, removing noise and setting offset voltage fixedly through the filter. have.
Description
제1도는 종래의 주파수 체배 회로를 설명하기 위한 회로도.1 is a circuit diagram for explaining a conventional frequency multiplication circuit.
제2a도 내지 제2c도는 제1도에 도시된 주파수 체배 회로의 동작 설명을 위한 파형도.2A to 2C are waveform diagrams for explaining the operation of the frequency multiplication circuit shown in FIG.
제3도는 본 발명에 따른 오실레이터를 설명하기 위한 구성 블록도.3 is a block diagram illustrating an oscillator according to the present invention.
제4도는 제3도에 도시된 대역통과필터의 상세 회로도.4 is a detailed circuit diagram of the bandpass filter shown in FIG.
제5도는 제3도에 도시된 주파수 체배 회로의 상세 회로도.5 is a detailed circuit diagram of the frequency multiplier circuit shown in FIG.
제6도는 오프셋 전압의 변화에 따른 듀티값의 변화를 설명하기 위한 파형도.6 is a waveform diagram for explaining a change in a duty value according to a change in an offset voltage.
본 발명은 주파수 체배 회로 및 이를 이용한 오실레이터(oscillator)에 관한 것으로, 특히 N채널 및 P채널 모오스 캐패시터의 특성 차이로 인해 발생되는 모오스 캐패시터의 전하 충전 및 방전시간의 차이를 최소화한 주파수 체배 회로와, 이 주파수 체배 회로 양측에 대역통과필터를 이용하여 오프셋 전압을 고정시켜 줌으로써 듀티의 안정화와 주파수 편차를 줄일 수 있는 오실레이터에 관한 것이다.The present invention relates to a frequency multiplier circuit and an oscillator using the same, and in particular, a frequency multiplier circuit which minimizes the difference in charge charge and discharge time of a MOS capacitor caused by a difference in characteristics of N-channel and P-channel MOS capacitors, The present invention relates to an oscillator capable of stabilizing duty and reducing frequency deviation by fixing an offset voltage by using a band pass filter on both sides of the frequency multiplication circuit.
외부 입력 주파수를 내부에서 체배하여 기본 주파수로 사용하는 시스템이 증가하면서 주파수 체배회로가 많이 이용되고 있다. 그런데, 이러한 종래의 주파수 체배 회로는 체배된 주파수의 듀티(duty)와 주파수 쌍이 정확하지 않아서 시스템상에 문제를 야기시키기도 한다.As the system of multiplying the external input frequency internally and using it as the fundamental frequency is increasing, the frequency multiplication circuit is being used a lot. However, such conventional frequency multiplication circuits cause problems in the system because the duty and frequency pairs of the multiplied frequencies are not accurate.
제1도는 종래의 주파수 체배 회로를 설명하기 위한 회로도를 도시한 것으로, 도면 부호 IN1, IN2, IN3은 인버터를, MC1, MC2, MC3는 N채널 모오스 캐페시터를, G1은 배타부논리합 게이트를 각각 나타낸다.1 is a circuit diagram for explaining a conventional frequency multiplication circuit, wherein reference numerals IN1, IN2, and IN3 denote inverters, MC1, MC2 and MC3 denote N-channel MOS capacitors, and G1 denotes exclusive negative logic gates, respectively. .
제1도에 도시된 종래의 주파수 체배 회로는 인버터(IN1) 및 모오스 캐페시터(MC1) 부분과 동일한 회로를 반복 연결시켜 신호 지연시키고 원래의 신호와 신호 지연된 신호를 배타부논리합 연산함에 의해 주파수 체배를 수행한다. 제2a~제2c도는 종래의 주파수 체배 회로의 노드 A와 노드 C 및 출력 단자 OUT의 파형을 각각 도시한 것이다. 이때, 전하 충전 시간을 Tp라 하고, 전하 방전 시간을 Tn이라 할 때, 제2도에 도시된 파형과 같이 노드 A의 전압이 하이레벨에서 로우레벨로 천이할 때, 노드 C의 전압은 Tp+Tn+Tp 시간후에 로우레벨에서 하이레벨로 천이하게 된다. 반면에 노드 A의 전압이 로우레벨에서 하이레벨로 천이할 때는 노드 C의 전압은 Tn+Tp+Tn 시간후에 하이레벨에서 로우레벨로 천이하게 된다. 즉, N채널 모오스 캐페시터와 P채널 모오스 캐페시터의 문턱 전압이 서로 다르고 성질이 다르기 때문에 모오스 캐페시터의 전하를 충전할 때와 방전할 때의 시간이 다르다. 또한, 인버터(IN1)(IN2)(IN3)의 N채널, P채널 트랜지스터의 특성 차이로 인해 신호 지연 시간에 차이가 발생하게 된다. 그러므로, 주파수 체배된 신호는 50%의 듀티값을 정확히 유지하지 못하며, 주파수 편차가 발생하게 된다.The conventional frequency multiplying circuit shown in FIG. 1 repeats the same circuits as those of the inverter IN1 and the MOS capacitor MC1, thereby delaying the signal and performing an exclusive negative logic operation on the original signal and the signal delayed signal. Perform. 2A to 2C show waveforms of node A, node C, and output terminal OUT of the conventional frequency multiplication circuit, respectively. At this time, when the charge charge time is Tp and the charge discharge time is Tn, when the voltage of node A transitions from the high level to the low level as shown in the waveform shown in FIG. 2, the voltage of the node C is Tp +. The transition from the low level to the high level occurs after the Tn + Tp time. On the other hand, when the voltage of node A transitions from the low level to the high level, the voltage of node C transitions from the high level to the low level after the time Tn + Tp + Tn. That is, since the threshold voltages of the N-channel and P-channel Morse capacitors are different from each other and their properties are different, the time for charging and discharging the charge of the Morse capacitor is different. In addition, a difference occurs in the signal delay time due to a difference in characteristics of the N-channel and P-channel transistors of the inverters IN1 (IN2) (IN3). Therefore, the frequency multiplied signal does not maintain a 50% duty value accurately, and frequency deviation occurs.
또한, 일반적으로 정밀한 동작을 요하는 시스템에서는 동작 주파수의 안정과 정확한 듀티(duty)값의 유지는 동작 안정을 위해 대단히 중요한 문제이다. 더욱이 기본 주파수를 이용하여 내부 램(RAM)이나 롬(ROM)을 엑세스하는 동작이 보편화되면서 크리스탈 발진기에 의해 발진 주파수의 안정화와 듀티값의 정확성에 대한 요구가 높아지고 있다. 특히, 내부에서 주파수에 대한 더블링(doybling)이나 트리플링(trippling)을 할 경우에는 듀티값의 정확성을 50%± 5% 이내로 맞추기가 어려워 시스템의 안정화가 어려워 동작 불량의 원인이 되기도 한다.In general, in a system requiring precise operation, the stability of the operating frequency and the maintenance of an accurate duty value are very important issues for the operation stability. Moreover, as the operation of accessing internal RAM or ROM using the fundamental frequency is becoming more common, the demand for the stabilization of the oscillation frequency and the accuracy of the duty value is increased by the crystal oscillator. In particular, in the case of internally doubling or triplepling the frequency, it is difficult to set the accuracy of the duty value within 50% ± 5%, which makes it difficult to stabilize the system, which may cause malfunction.
따라서, 본 발명의 목적은 모오스 캐패시터의 전하 충전 및 방전 시간의 차이를 최대한 줄임으로써 정확한 듀티값을 유지하고 주파수 편차를 최소화한 주파수 체배 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a frequency multiplier circuit that maintains an accurate duty value and minimizes frequency deviation by minimizing the difference between charge and discharge times of a MOS capacitor.
또한, 본 발명의 다른 목적은 외부의 발진 주파수를 체배하여 내부의 기본 클럭신호로 사용하는 분야에 있어서, 체배된 주파수의 듀티값을 정확히 50%로 유지시킬 수 있는 오실레이터를 제공하는데 있다.In addition, another object of the present invention is to provide an oscillator capable of maintaining the duty value of the multiplied frequency exactly 50% in the field of multiplying the external oscillation frequency to use as an internal basic clock signal.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 주파수 체배 회로는 입력신호를 인버팅시키는 직렬 연결된 제1, 제2 및 제3인버터, 전원 전압과 제1, 2, 및 제3인버터의 각 출력단자 사이에 연결되는 제1, 제2, 및 제3 P채널 모오스 캐패시터, 접지와 제 1, 제2, 및 제3인버터의 각 출력단자 사이에 연결되는 제1, 제2, 및 제3 N채널 모오스 캐패시터 및 입력신호와 제3인버터의 출력신호를 배타적 반전 논리합하고, 배타적 반전 논리합된 결과를 출력 신호로서 생성하는 배타적 반전 논리합 수단을 구비한 것을 특징으로 한다. 본 발명에 따른 주파수 체배 회로는 모오스 캐패시터의 전하 충방전 시간의 차이를 최소화 할 수 있다.The frequency multiplier circuit according to the present invention for achieving the above object of the present invention is the first, second and third inverter connected in series for inverting the input signal, the power supply voltage and each of the first, second, and third inverter First, second, and third P-channel MOS capacitors connected between the output terminals, first, second, and third N connected between ground and respective output terminals of the first, second, and third inverters. And a channel inversion capacitor and an exclusive inversion logical sum means for generating an exclusive inversion logic sum of the input signal and the output signal of the third inverter and generating an exclusive inversion logic sum as an output signal. The frequency multiplication circuit according to the present invention can minimize the difference in charge / discharge time of the MOS capacitor.
또한, 상술한 본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 오실레이터는 기준 주파수를 갖는 신호를 발진시키기 위한 발진 수단, 발진 수단에서 출력된 기준 주파수 신호에 포함된 노이즈를 제거하고, 기준 주파수 대역을 통과시켜 기준 주파수 신호의 오프셋을 일정하게 설정하는 제1대역통과필터, 제1대역통과필터의 출력신호를 소정배수로 체배하고, 체배된 주파수 신호를 출력하는 주파수 체배 수단 및 체배된 주파수 신호에 포함된 노이즈를 제거하고, 체배된 주파수 대역을 통과시켜 기준 주파수 신호의 오프셋과 같게 오프셋을 설정하는 제2대역통과필터를 구비한 것을 특징으로 한다. 본 발명에 따른 오실레이터는 듀티의 안정화 및 주파수 편차를 최소로 할 수 있다는 잇점이 잇다.In addition, the oscillator according to the present invention for achieving another object of the present invention described above, oscillation means for oscillating a signal having a reference frequency, removes the noise contained in the reference frequency signal output from the oscillation means, the reference frequency band A first bandpass filter for setting a constant offset of the reference frequency signal by passing through the signal, multiplying the output signal of the first bandpass filter by a predetermined multiple, and including the multiplied frequency signal for outputting the multiplied frequency signal and the multiplied frequency signal And a second band pass filter for removing the noise and passing the multiplied frequency band to set the offset equal to the offset of the reference frequency signal. The oscillator according to the present invention has the advantage of minimizing duty stabilization and frequency deviation.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 따른 오실레이터를 설명하기 위한 구성 블록도를 도시한 것으로, 도면 부호 41은 발진부를, 43과 47은 대역통과필터를, 45는 주파수 체배 회로를, 49는 버퍼 및 클럭 발생기를 각각 나타낸다.3 is a block diagram illustrating an oscillator according to the present invention, in which reference numeral 41 denotes an oscillator, 43 and 47 denote a bandpass filter, 45 denotes a frequency multiplication circuit, and 49 denotes a buffer and clock generator. Represent each.
발진부(41)은 미리 설정된 발진 주파수를 발생하는 회로를 말한다.The oscillator 41 refers to a circuit that generates a preset oscillation frequency.
대역통과필터(43)는 발진부(41)에 의해 발생되는 발진 노이즈나 피킹(peaking)에 의해 생기는 노이즈를 제거시키고, 정확한 오프셋 전압을 가하기 위한 필터를 말한다.The band pass filter 43 is a filter for removing oscillation noise generated by the oscillator 41 or noise caused by peaking and applying an accurate offset voltage.
주파수 체배 회로(45)는 대역통과필터(43)의 출력신호의 주파수를 체배시켜 출력한다.The frequency multiplying circuit 45 multiplies and outputs the frequency of the output signal of the band pass filter 43.
대역통과필터(47)는 주파수 체배 회로(45)를 통해 체배된 신호의 주파수가 다른 파형이 생길 수가 있으므로 주파수가 다른 신호를 지연시켜 두 파형의 차이가 최소가 되게 하는 필터를 말한다.The bandpass filter 47 refers to a filter that delays a signal having a different frequency and minimizes a difference between the two waveforms because a waveform having a different frequency of a signal multiplied through the frequency multiplication circuit 45 may be generated.
버퍼 및 클럭 발생기(49)는 대역통과필터(47)를 통과한 신호를 버퍼링하고 후단의 회로에 맞추어 클럭신호를 발생하게 된다.The buffer and clock generator 49 buffers the signal passing through the band pass filter 47 and generates a clock signal in accordance with a circuit of a later stage.
제4도는 제3도에 도시된 대역통과필터(43 혹은 47)를 상세하게 설명하기 위한 회로도를 도시한 것으로, R1, R2는 저항을, C1, C2는 캐패시터를, IN4은 인버터를 각각 나타낸다.FIG. 4 shows a circuit diagram for explaining in detail the bandpass filter 43 or 47 shown in FIG. 3, where R1 and R2 represent resistors, C1 and C2 represent capacitors, and IN4 represents inverters.
제4도에 도시된 대역통과필터는 저항(R1) 및 캐패시터(C1)로 구성된 고역통과필터(high pass filter)와 캐패시터(C2) 및 저항(R2) 및 인버터(IN4)로 구성된 저역통과필터(low pass filter)로 구성된다. 대역통과 주파수는 고역통과필터 및 저역통과필터에 의해 결정된다. 이때, 인버터(IN4)의 입력과 출력을 묶은 것은 저항(R2)과의 접점 전압을 1/2VDD(전원전압)로 고정시킴에 의해 오프셋 전압을 설정하기 위함이다.The band pass filter shown in FIG. 4 includes a high pass filter composed of a resistor R1 and a capacitor C1, and a low pass filter composed of a capacitor C2, a resistor R2, and an inverter IN4. low pass filter). The bandpass frequency is determined by the high pass filter and the low pass filter. At this time, the input and output of the inverter IN4 are tied together to set the offset voltage by fixing the contact voltage with the resistor R2 to 1 / 2V DD (power supply voltage).
제5도는 본 발명에 따른 주파수 체배 회로를 설명하기 위한 회로도를 도시한 것으로, 도면 부호 IN5, IN6, IN7은 인버터를, NMC1, NMC2, NMC3는 N채널 모오스 캐패시터를, PMC1, PMC2, PMC3는 P채널 모오스 캐패시터를, G2는 배타부논리합 게이트를 각각 나타낸다.5 is a circuit diagram for explaining a frequency multiplication circuit according to the present invention, in which IN5, IN6, and IN7 denote inverters, NMC1, NMC2, and NMC3 denote N-channel MOS capacitors, and PMC1, PMC2, PMC3, P, respectively. Channel Morse capacitors and G2 represent exclusive negative logic gates, respectively.
제5도에 도시된 주파수 체배 회로는 N채널 모오스 캐패시터와 P채널 모오스 캐패시터를 병렬 연결함으로써 전하 충방전 시간의 차이를 최소화할 수 있게 된다.The frequency multiplying circuit shown in FIG. 5 can minimize the difference in charge / discharge time by connecting the N-channel MOS capacitor and the P-channel MOS capacitor in parallel.
상기 구성에 따른 동작을 제3도 내지 제5도를 참조하여 살펴보면 다음과 같다.The operation according to the above configuration will be described with reference to FIGS. 3 to 5 as follows.
먼저, 발진부(41)는 기준 주파수 F hz를 갖도록 발진한다. 이 기본주파수는 최종 출력단에 의해 레벨이 바뀔 수 있다. 즉, 최종단 버퍼용 인버터의 특성에 따라 발진 파형의 오프셋 전압이 1/2 전원전압이 아니라 위아래로 바뀔 수 있다는 것이다. 대역통과필터(43)는 내부의 고역통과필터 및 저역통과필터에 의해 통과 주파수(Fp)는 FLPF〈 Fp 〈 FHPF의 상관관계를 맺으며, 발진부(41)에 의해 발생되는 발진 노이즈나 피킹에 의해 생기는 노이즈 등을 제거시킨다. 저역통과필터의 캐패시터(C2)에 의해 DC성분이 클리핑(clipping)되고 나서 저항(R2)와 인버터(IN4)에 의해 오프셋 전압이 가해지면 대역통과필터(43)의 출력전압은 오프셋 전압이 1/2VDD로 되며, 크기가 +, - 방향으로 동일한 파형이 된다. 이어서, 주파수 체배회로(45)는 대역통과필터(43)를 통과한 신호의 주파수를 체배하게 된다. 특히, 제5도에 도시된 주파수 체배회로를 이용함에 의해 전하 충방전 시간의 차이를 최대한 줄임으로써 주파수 편차를 최소화할 수 있다. 이어서, 대역통과필터(47)는 주파수 체배시 주파수가 다른 원치 않는 파형이 생길 수 있는데 이때, 주파수가 다른 원치 않는 신호를 지연시킴에 의해 두 파형의 차이를 최소화시킨다. 이렇게 대역통과필터(43)(47)에 의해 기준 주파수(F)의 오프셋 전압이 1/2VDD이 되면 주파수 체배회로(45)의 입출력 전압을 1/2VDD로0 고정시킬 수 있다. 따라서, 발진 주파수의 듀티를 50%로 안정화시킬 수 있게 된다. 제6도는 오프셋 전압의변화에 따른 듀티 변화를 보여주기 위한 파형도이다. 제6도에 도시된 바와 같이 오프셋 전압이 올라가면 하이레벨 기준으로 듀티가 작아지고 오프셋 전압이 내려가면 듀티가 높아진다.First, the oscillator 41 oscillates to have a reference frequency F hz. This fundamental frequency can be leveled by the final output stage. That is, the offset voltage of the oscillation waveform may be changed up and down instead of the 1/2 power supply voltage according to the characteristics of the inverter for the final stage buffer. Bandpass filter 43 passes the frequency (Fp) by the high-pass filter and a low pass filter within the F LPF <Fp <F said bear a correlation HPF, the oscillation generated by the oscillation unit 41, noise and peaking Noise and the like caused by the filter are removed. When the DC component is clipped by the capacitor C2 of the low pass filter, and then the offset voltage is applied by the resistor R2 and the inverter IN4, the output voltage of the bandpass filter 43 is equal to the offset voltage of 1 /. It becomes 2V DD and becomes the same waveform in + and-direction. Subsequently, the frequency multiplication circuit 45 multiplies the frequency of the signal passing through the band pass filter 43. In particular, by using the frequency multiplier circuit shown in FIG. 5, the frequency deviation can be minimized by minimizing the difference in charge / discharge time. Subsequently, the bandpass filter 47 may generate an unwanted waveform having a different frequency when the frequency is multiplied, thereby minimizing the difference between the two waveforms by delaying an unwanted signal having a different frequency. When the offset voltage of the reference frequency F is 1 / 2V DD by the band pass filters 43 and 47, the input / output voltage of the frequency multiplication circuit 45 may be fixed to 1 / 2V DD . Therefore, the duty of the oscillation frequency can be stabilized to 50%. 6 is a waveform diagram illustrating a duty change according to a change in an offset voltage. As shown in FIG. 6, when the offset voltage increases, the duty decreases on a high level basis, and when the offset voltage decreases, the duty increases.
이상에서 살펴본 바와 같이 본 발명에 따른 주파수 체배 회로는 N채널 및 P채널 모오스 캐패시터를 병렬 연결함으로써 N채널 및 P채널 모오스 캐패시터의 특성의 차이로 인해 발생되는 전하 충방전 시간의 차이를 없애므로써 듀티의 안정화와 주파수 편차를 없앨 수 있다. 또한, 본 발명에 따른 오실레이터는 오프셋 전압을 고정시키기 위한 대역통과필터를 주파수 체배회로 양쪽에 배치하고, 전하 충방전 시간의 차이를 없앤 주파수 체배회로를 통해 주파수 체배함으로써 듀티값의 안정화와 주파수 편차를 최소화할 수 있다는 잇점이 있다.As described above, the frequency multiplication circuit according to the present invention eliminates the difference in charge charge / discharge time caused by the difference in the characteristics of the N-channel and P-channel MOS capacitors by connecting the N-channel and P-channel MOS capacitors in parallel. Stabilization and frequency deviation can be eliminated. In addition, the oscillator according to the present invention has a band pass filter for fixing the offset voltage on both sides of the frequency multiplier circuit, the frequency multiplier through the frequency multiplier circuit eliminated the difference in charge charge and discharge time, stabilizing the duty value and frequency The advantage is that the deviation can be minimized.
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