KR940004188Y1

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Info

Publication number: KR940004188Y1
Application number: KR2019910004951U
Authority: KR
Inventors: 류종필
Original assignee: 금성일렉트론주식회사; 문정환
Priority date: 1991-04-11
Filing date: 1991-04-11
Publication date: 1994-06-22
Also published as: KR920020384U

Abstract

내용 없음.No content.

Description

Frequency divider

제1도는 본 고안에 따른 홀수 분주회로도.1 is an odd frequency dividing circuit according to the present invention.

제2도는 제1도에 따른 홀수 분주회로에 클리치 방지부를 포함시킨 상세회로도.2 is a detailed circuit diagram including a cleat prevention part in an odd frequency divider circuit according to FIG.

제3도의 (a) 내지 (d)는 본 고안 홀수 분주회로에 따른 타이밍도.(A) to (d) of FIG. 3 are timing diagrams according to the odd frequency divider circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 모듈 13카운터 1-1 : 클리치 방지부1: Module 13 counter 1-1: Clit prevention part

2 : 카운트값 검출부 3 : 13분주신호 발생기2: count value detector 3: 13-division signal generator

D-F/F1,D-F/F2 : 디-플립플롭 NA1~NA7 : 낸드게이트D-F / F1, D-F / F2: Di-Flip-Flop NA1 ~ NA7: NAND Gate

F/F1~F/F4 : 플립플롭 OR₁,OR₂: 오아게이트F / F1 ~ F / F4: Flip-flop OR ₁ , OR ₂ : Oagate

본 고안은 분주회로에 관한 것으로 특히, 디지탈 로직에 적당하도록 한 분주회로에 관한 것이다.The present invention relates to a frequency divider circuit, and more particularly, to a frequency divider circuit suitable for digital logic.

일반적으로 분주회로는 기본클럭을 2분주, 4분주, ‥‥등 짝수 분주시켜 이를 컴비네이션 로직(Combination Logic)으로 원하는 홀수분주를 실현시켜 디지탈 로직에 사용되게 된다.In general, the divider circuit divides the basic clock into 2, 4, and even numbers, and uses the combination logic to realize the desired odd division, which is used for digital logic.

이와같이 종래에는 홀수 분주실현을 위해서 기본클럭을 짝수분주 시키고, 이 짝수 분주된 신호를 컴비네이션 로직이나 게이트를 이용한 지연을 통해 홀수분주를 실현시켰는데, 이는 기본클럭과 짝수분주된 파형에서 듀티(Duty)를 1 : 1로 맞추기 위해서는, 13분주시 기본클럭을 6.5개씩 분리해야 하는데, 이를 기본클럭으로 실현시키기에는 매우 어렵기 때문에 게이트 지연을 사용하여야 하며, 이는 내부에 많은 컴비네이션 로직을 사용해야 한다. 따라서 많은 컴비네이션 로직으로 인하여 클리치(glitch)등이 발생되어 오동작 우려가 있고, 지연회로는 이를 칩으로 만들때 공정환경에 따라 지연값이 달라져 설계자의 의도와 맞지 않는 기능(function)이 나타날 수 있는 문제점이 있었다.As described above, in order to realize odd division, even division of the basic clock is realized, and even division of the even clock signal is realized by delay using a combination logic or gate. In order to set 1 to 1, it is necessary to separate 6.5 basic clocks by 13 minutes, which is very difficult to realize as a basic clock, and a gate delay must be used, which requires a lot of combination logic inside. Therefore, there is a risk of malfunction due to a large number of combination logics, which can cause glitch, etc. In case of delay circuit, the delay value varies depending on the process environment. There was a problem.

본 고안은 이와같은 종래의 문제점을 감안하여, 기본클럭을 카운팅하는 카운터와 그 카운터의 출력을 조합하고 기본클럭에 동기시켜 원하는 홀수 분주를 실현시키도록 한 홀수 분주회로를 안출한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.In view of such a conventional problem, the present invention devises an odd frequency divider circuit that combines a counter that counts a basic clock and the output of the counter and synchronizes the basic clock to realize a desired odd frequency division. Referring to the drawings in detail as follows.

제1도는 본 고안에 따른 홀수 분주회로도이고, 제2도는 제1도에 클리치 방지부를 부가한 홀수 분주회로의 상세회로도로서, 이에 도시한 바와같이 기본클럭(CK)을 플립플롭(F/Fl∼F/F4)의 클럭펄스(CP)입력으로 인가받고, 리세트 제어신호(mrb)를 클리어신호(CD)로 인가받아 낸드게이트(NA1)를 통해서 상기 플립플롭(F/F3), (F/F4)의 비반전 출력(Q₃), (Q₄)을 조합하여 상기 플립플롭(F/F1)의 입력(J₁)으로 피드백하고, 상기 플립플롭(F/F1, F/F2), (F/F3, F/F4)의 반전출력(,)(,)을 오아게이트(OR2), (OR1)를 통해 각기 조합후 이를 낸드게이트(NA2)를 통해 조합하여 상기 플립플롭(F/F3)의 입력(J₃)(K₃)으로 피드백시키며, 상기 플립플롭(F/Fl∼F/F3)의 비반전 출력(Q₁, Q₂, Q₃)을 낸드게이트(NA3)를 통해 조합후 상기 낸드게이트(NA1)의 출력과 함께 낸드게이트(NA4)에서 조합하여 상기 플립플롭(F/F4)의 입력(J₄), (K₄)으로 피드백시켜 13카운트하게 하는 일반적인 모듈 13카운터(1)와, 그 모듈 13카운터(1)의 소정 카운트값(“6”)을 검출하기 위해 상기 플립플롭(F/F1), (F/F4)의 반전출력(), () 및 상기 플립플롭(F/F2), (F/F3)의 비반전 출력(Q₂), (Q₃)을 낸드 조합하는 낸드게이트(NA5)로 구성된 소정의 소정카운트값 검출부(2)와, 그 낸드게이트(NA5)의 출력을 낸드게이트(NA6)를 통해 데이타 입력(D)으로 입력받고, 상기 기본클럭(CK)을 인버터(I1)를 통해 반전시켜 클럭펄스(CP)로 입력받음과 아울러 상기 모듈 13카운터(1)의 캐리신호를 클리어신호로 입력받아 홀수 분주출력(Q)을 함과 아울러 그의 반전 출력()을 상기 낸드게이트(NA6)의 타측 입력으로 피드백시키는 디-플립플롭(D－F/F1)으로 구성된 13 분주신호 발생(3)로 구성한다.FIG. 1 is an odd frequency divider circuit diagram according to the present invention, and FIG. 2 is a detailed circuit diagram of an odd frequency divider circuit in which a cleat prevention part is added to FIG. 1, and the basic clock CK is flip-flop (F / Fl) as shown in FIG. The flip-flops F / F3 and (F) are applied to the clock pulse CP input of ˜F / F4 and the reset control signal mrb is applied as the clear signal CD through the NAND gate NA1. / F4) combines the non-inverting outputs Q ₃ and Q ₄ to feed back to the input J _{1 of} the flip-flop F / F1, and the flip-flops F / F1, F / F2, Inverted output of (F / F3, F / F4) , ) ( , ) Are combined through the OR gates OR2 and OR1 and then combined through the NAND gates NA2 to feed back to the input J ₃ (K ₃ ) of the flip-flop F / F3. The non-inverting outputs Q ₁ , Q ₂ and Q _{3 of the} flops F / Fl to F / F3 are combined through the NAND gate NA3 and then at the NAND gate NA4 together with the output of the NAND gate NA1. And a general module 13 counter 1 which is fed back to the inputs J ₄ and K _{4 of} the flip-flop F / F4 to make 13 counts, and a predetermined count value of the module 13 counter 1. 6 ”), the inverting outputs of the flip-flops F / F1 and F / F4 ), ( ) And a predetermined count value detection unit 2 comprising a NAND gate NA5 for NAND combining the non-inverting outputs Q ₂ and Q _{3 of} the flip-flops F / F2 and F / F3. The output of the NAND gate NA5 is input to the data input D through the NAND gate NA6, and the basic clock CK is inverted through the inverter I1 and received as the clock pulse CP. In addition, the carry signal of the counter 13 of the module 1 is inputted as a clear signal to perform an odd division output Q and at the same time an inverted output thereof. ) Is composed of 13 divided signal generations (3) composed of de-flip flops (D-F / F1) for feeding back to the other input of the NAND gate NA6.

또한, 상기 모듈 13카운터(1)의 캐리(carry) 출력의 클리치 방지를 위해 상기 플립플롭(F/F1), (F/F2)의 반전출력(),) 및 상기 플립플롭(F/F3), (F/F4)의 비반전 출력(Q₃), (Q₄)을 낸드게이트(NA7)를 통해 조합하여 디-플립플롭(D－F/F2)의 데이타입력(D)으로 인가시키고, 기본클럭(CK)을 그 디-플립플롭(D－F/F2)의 클럭펄스(CP)로 인가함과 아울러 리세트제어신호(mrb)를 클리어 신호(CD)로 인가받아, 그 비반전 출력(Q)을 상기 13분주신호 발생기(3)의 디-플립플롭(D－F/F1)의 클리어신호(Clear)로 인가시키도록 하는 클리치 방지부(1-1)를 부가시켜 구성한다.In addition, in order to prevent the carry output of the carry output of the module 13 counter 1 from being reversed, the inverted outputs of the flip-flops F / F1 and F / F2 ), ) And the non-inverting outputs (Q ₃ ) and (Q ₄ ) of the flip-flops (F / F3) and (F / F4) through the NAND gate NA7 to de-flop flops (D-F / F2) Is applied to the data input (D), the basic clock (CK) is applied to the clock pulse (CP) of the de-flip flop (D-F / F2), and the reset control signal mrb is cleared. And a non-inverting output (Q) to be applied as a clear signal (Clear) of the de-flip flop (D-F / F1) of the 13 division signal generator (3). It is configured by adding 1-1).

이와같이 구성한 본 고안의 작용 및 효과를 첨부된 제3도의 (a) 내지 (d)에 도시한 타이밍도를 참조하여 상세히 설명하면 다음과 같다.If described in detail with reference to the timing diagram shown in (a) to (d) of Figure 3 attached to the operation and effect of the present invention configured as described above.

제1도 내지 제3도는 본 고안이 13분주회로일 경우의 예를 도시한 것으로, 모듈 13카운터(1)에서 기본클럭(CK)을 13카운트하여 캐리(carry)신호를 발생하고, 다시 13카운트를 반복하는데, 이때 소정 카운트값 검출부(2)가 원하는 홀수 분주값인 n분주일때 (n/2－1/2)의 값을 검출한다.1 to 3 show an example in which the present invention is a 13-division circuit. In the module 13 counter 1, the base clock CK is 13 counted to generate a carry signal, and again 13 counts. Is repeated. At this time, the predetermined count value detection unit 2 detects a value of (n / 2-1 / 2) when n division which is a desired odd division value is obtained.

즉, 13분수회로이므로〔n/2－1/2〕=6이 되어 낸드게이트(NA5)는 카운터(1)의 카운트값이 “6”일때만 로우(Low) 출력을 하게 되어 낸드게이트(NA6)를 통해 디-플립플롭(D－F/F1)의 데이타 입력(D)을 하이(High)신호로 입력시킨다.That is, since it is a 13-division circuit, [n / 2-1 / 2] = 6, the NAND gate NA5 outputs a low output only when the count value of the counter 1 is "6". Input the data input (D) of the de-flip flop (D-F / F1) as a high signal through

이때 기본클럭(CK)이 인버터(I1)를 통해 반전되어 그 디-플립플롭(D－F/F1)의 클럭펄스(CP) 입력으로 인가되므로 기본클럭(CK)의 반클럭 뒤져 디-플립플롭(D－F/F1)의 비반전 출력(Q)이 하이레벨이 된다. 즉, 제3도의 (d)에 도시된 바와같이 13분주신호 발생기(3)의 출력은 기본클럭(CK)을 카운트한 제3도의 (c)의 카운트 값중 6.5일때 분주출력이 하이 레벨로 출력되어 13 분주회로에서 원하는 6.5클럭의 타이밍을 맞춘다.At this time, the basic clock CK is inverted through the inverter I1 and applied to the clock pulse CP input of the de-flip flop D-F / F1. The non-inverting output Q of (D-F / F1) becomes a high level. That is, as shown in (d) of FIG. 3, the output of the 13 division signal generator 3 is output at a high level when 6.5 of the count values of (c) of FIG. 13 Set the desired 6.5 clock timing in the divider circuit.

여기서, 디-플립플롭(D－F/F1)의 반전출력()인 저전위가 낸드게이트(NA6)에 피드백되므로 그 낸드게이트(NA6)는 계속 하이출력을 유지하고, 이에따라 디-플립플롭(D－F/F1)의 데이타 입력(D)이 하이상태를 유지하므로 비반전출력(Q)인 출력신호(out)도 하이를 유지한다.Here, the inverted output of the de-flip flop D-F / F1 ( Low potential is fed back to the NAND gate (NA6), so that the NAND gate (NA6) continues to maintain a high output, accordingly the data input (D) of the de-flip flop (D-F / F1) is kept high Therefore, the output signal out, which is the non-inverted output Q, is also kept high.

이후 모듈 13카운터(1)가 13카운트를 다하기 직전인 카운트값 “12”에서 클리치 방지부(1-1)의 낸드게이트(NA7)가 하이출력이 되고, 이에따라 디-플립플롭(D－F/F2) 이 13번째 기본클럭(CK)에서 하이출력(Q)을 하여 상기 13분주신호 발생기(3)의 디-플립플롭(D－F/F1)에 클리어신호(Clear)로 인가시켜, 분주출력신호(out)를 13번째 클럭에서 로우신호로 반전시키게 된다.Thereafter, the NAND gate NA7 of the clutch prevention part 1-1 becomes a high output at the count value "12" immediately before the module 13 counter 1 reaches the 13 count. Accordingly, the de-flip flop D- F / F2 makes a high output Q at the 13th basic clock CK and applies it as a clear signal to the de-flop flop D-F / F1 of the 13 division signal generator 3, The divided output signal out is inverted to a low signal at the thirteenth clock.

이와같이 클리치 방지부(1-1)는 모듈 13카운터(1)의 카운트값이 “0”이 되기 직전의 “12”에서 동작하여 13번째 클럭에서만 캐리신호를 발생하게 함으로써 모듈 13카운터(1)에서 J.K 플립플롭(F/F1∼F/F4)을 통해 기본 클럭(CK)을 카운트할때 각 지연차이로 인해 발생되는 클리치가 13분주 신호 발생기(3)의 클리어신호로 인가되는 것을 방지할 수 있게 된다.Thus, the cleat prevention part 1-1 operates at "12" just before the count value of the module 13 counter 1 becomes "0", and generates a carry signal only at the 13th clock. When the base clock CK is counted through the JK flip-flops F / F1 to F / F4, the cleats generated by the delay differences can be prevented from being applied as the clear signal of the 13 division signal generator 3. Will be.

따라서, 모듈 13카운터(1)를 원하는 분주값 만큼 카운트하도록 카운트값을 조절하고, 그 카운트값 중〔1/2분주값-1〕의 카운트값을 카운트값 검출부(2)에서 검출하며, 이 카운트값 검출부(2)의 소정 카운트값 검출에 따라 13분주신호 발생기(3)에서 홀수분주시는 반주기 지연된 기본클럭에 동기시켜 분주신호 출력레벨을 반전시키고, 짝수 분주시는 기본클럭에 동기시켜 분주신호 출력레벨을 반전시키며, 이후 원하는 분주값을 카운트하는 모듈 13카운트(1)의 캐리출력에 의해 13분주신호 발생기(3)를 클리어시켜 분주신호 출력레벨을 반전시키므로, 원하는 분주신호의 1주기 신호를 얻게 된다. 한편, 모듈 13카운터(1)의 원하는 분주값 카운트에 따른 캐리출력이 모듈 13카운터(1) 내부의 지연값들에 의해 클리치 발생이 될 우려가 있으므로 이를 방지하도록 클리치 방지부(1-1)를 구비시킴으로써, 클리치에 의한 오동작의 우려를 방지하였다.Therefore, the count value is adjusted so that the module 13 counter 1 is counted by the desired division value, and the count value detection unit 2 detects the count value of [1/2 division value-1] among the count values. According to the detection of the predetermined count value by the value detector 2, the 13 division signal generator 3 inverts the divided signal output level in synchronization with the basic clock which is delayed by half cycle, and in the case of even division, the divided signal output level is synchronized in synchronization with the basic clock. Then, the 13 division signal generator 3 is cleared by the carry output of the module 13 counts 1 which counts the desired division value, thereby inverting the division signal output level, thereby obtaining one period signal of the desired division signal. . In the meantime, the carry output according to the desired division value count of the module 13 counter 1 may be generated by the delay values inside the module 13 counter 1. ), The risk of malfunction due to the cleat was prevented.

이상에서 설명한 바와같이 본 고안은 카운터 내부에서 발생되는 클리치를 방지하게 하고, 이 카운터의 카운트값을 이용하여 기본클럭의 홀수분주를 실현시킴으로써, 카운트값을 조절하여 어떠한 분주회로의 구성도 가능하게 할 수 있고, 이에따라 게이트 어래이 및 스탠다드 셀 소자에도 분주회로로써 적용가능한 효과가 있다.As described above, the present invention prevents the clenching occurring inside the counter, and realizes the odd division of the basic clock using the count value of the counter, so that any division circuit can be configured by adjusting the count value. Accordingly, there is an effect applicable to the divider circuit in the gate array and the standard cell device.

Claims

The module 13 counter 1 receives clear control by the reset control signal mrb and receives 13 basic clocks CK, and the output of the module 13 counter 1 , Q2, Q3, ) Is applied to the input value of the NAND gate NA6, and the output signal of the count value detector 2 detects the count value of 6 by NAND combination, and the output signal is de-flip. The data input D of the flop D-F / F1 is applied, and the carry signal of the module 13 counter 1 is applied as the clear signal of the de-flop flop D-F / F1. The basic clock CK is applied to its clock pulse through the inverter I ₁ , and the inverted output of the de-flip flop D-F / F1 ( In the division circuit consisting of a 13 division signal generator (3) which applies) to the other input of the NAND gate (NA6) and outputs its non-inverting output (Q) as a 13 division signal, the module 13 counter (1) Output of , , N3 of Q3, Q4) to apply the output signal of the NAND gate NA7 which detects the count value of 12 to the data input D of the de-flip flop D-F / F2, and the basic clock CK ) And the reset control signal mrb are applied as the clock pulse and the clear signal of the de-flip flop D-F / F2, and the output Q of the de-flip flop D-F / F2 is And a cleat prevention section (1-1) to be applied as a clear signal to the de-flip flop (D-F / F1) of the 13-division signal generator (3).