KR950035054A - 전류 클램핑 회로 - Google Patents

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KR950035054A
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와이.비. 라
삼성 세미콘덕터 인코포레이티드
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Abstract

본 발명은 전류 신호를 소정의 기준 전류 레벨로 클램핑하기 위한 전류 클램핑 회로 및 방법에 관한 것으로, 제1 및 제2로직 레벨의 클록 신호를 발생시키는 단계, 클록 펄스 신호가 제1로직 레벨일 때 입력 전류 신호 및 기준 전류 신호 사이의 전류차를 측정하는 단계 및 클록 신호가 클램핑 신호를 발생시키는 제2로직 레벨일때 상기 측정 단계로 부터의 전류차를 입력 전류 신호에 합치는 단계로 구비된 것을 특징으로 한다.

Description

전류 클램핑 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 클램핑 회로의 실시예의 단순화된 블록도, 제6도는 본 발명의 클램핑 회로의 더 상세한 수단을 나타낸 도면.

Claims (15)

  1. 입력 전류 신호가 가해지는 전류 신호 입력단; 기준 전류 신호가 가해지는 기준 전류 입력단; 입력 전류 신호와 기준 전류 신호 사이의 전류차를 측정하기 위해 상기 전류 신호 입력단과 기준 신호 입력단에 접속되고, 입력 전류 신호 및 기준 전류 신호 사이의 전류차가 발생되는 출력단을 포함하는 전류차 검출 수단; 및 입력 전류 신호가 기준 전류 신호로 클램핑되도록 입력 전류 신호와의 전류차를 합치기 위해 전류차 검출 회로의 출력단과 접속된 합산노드로 구비된 것을 특징으로 하는 전류 클램핑 회로.
  2. 제1항에 있어서, 상기 전류차 검출 수단이 전달콘덕턴스 증폭기로 구비되는 것을 특징으로 하는 전류 클램핑 회로.
  3. 입력 전류 신호가 가해지는 전류 신호 입력단; 기준 전류 신호가 가해지는 기준 전류 입력단; 제1 및 제2로직 레벨로 나타나는 클록 펄스 신호를 발생시키기 위한 클록 펄스 발생기; 클록 펄스 신호가 제1스위치를 조절하도록 전류 신호 입력단 및 클록 펄스 발생기에 접속된 제1스위치; 클록 펄스 신호가 제2스위치를 조절하도록 기준 전류 입력단 및 클록 펄스 발생기에 접속된 제2스위치; 입력 전류 신호 및 기준 전류 신호의 차이값인 전류차 신호가 전류차 검출 수단의 출력에서 출력되도록, 클록 펄스 신호가 제1로직 레벨일 때 제1 및 제2스위치가 전류 신호 입력 및 기준 신호 입력을 전류차 검출 수단의 제1 및 제2전류 입력단에 각각 입력하도록 제1 및 제2스위치에 접속된 제1 및 제2전류 입력단과 출력단을 포함하는 전류차 검출 수단; 클록 펄스 신호가 제2로직 레벨인 동안 전류차 신호를 저장하여 저장된 전류차 신호를 만들기 위해 전류차 검출 수단에 접속된 저장 수단; 및 클램핑된 신호를 만들기 위해 전류 입력 신호 및 저장된 전류차 신호가 합쳐지는 전류차 검출 수단의 출력단에 접속된 합산 노드로 구비된 것을 특징으로 하는 전류 클램핑 회로.
  4. 제3항에 있어서, 상기 저장 수단이 홀딩 캐패시터로 구비된 것을 특징으로 하는 전류 클램핑 회로.
  5. 제3항에 있어서, 상기 전류차 검출 수단이 전달 콘덕턴스 증폭기인 것을 특징으로 하는 전류 클램핑 회로.
  6. 전류 입력단(IP) 및 (IM)과, 전압 입력단(VP) 및 (VM)과, 출력단(I|O)를 포함하는 전달콘덕턴스 증폭기; 기준 전류 신호를 공급하는 기준 전류 공급원; 제1입력 전류 신호를 공급하는 제1입력 전류 신호 공급원; 제2입력 전류 신호를 공급하기 위한 제1입력 전류 신호를 미러링하는 제2입력 전류 신호 공급원; 기준 전류 공급원 및 전류 입력단(IP) 사이에 접속된 제1스위치; 입력 전류 신호 전류 공급원 및 전류 입력단(IM)사이에 접속된 제2스위치; 제1 및 제2로직 레벨인 클록 펄스 신호를 발생시키고 클록 펄스 신호가 제1로직 레벨일 때 제1 및 제2스위치를 닫고 증폭기가 그에 따라 전류차 신호를 증폭기의 출력단으로 출력시키도록 하기 위해 제1 및 제2스위치에 접속된 클록 신호 발생기; 및 제1입력 전류 신호를 기준 전류 레벨로 클램핑되도록 전류차 신호가 제2입력 전류 신호에 합쳐지도록 하기 위해, 클록 펄스 신호가 제2로직 레벨일 때 제3스위치가 닫히도록 클록 신호 발생기에 접속되고 증폭기의 출력단과 제2입력 전류 신호 공급원 사이에 접속된 제3스위치로 구비된 것을 특징으로 하는 전류 클램핑 회로.
  7. 제6항에 있어서, 상기 증폭기의 출력과 제3스위치 사이에 합산 노드를 더 구비한 것을 특징으로 하는 전류 클램핑 회로.
  8. 제6항에 있어서, 상기 제3스위치 및 상기 제2입력 전류 공급원 사이에 합산 노드를 더 구비한 것을 특징으로 하는 전류 클램핑 회로.
  9. 제6항에 있어서, 상기 클록 신호가 제2로직 레벨일 때, 상기 제1 및 제2스위치가 상기 증폭기로부터 상기 기준 전류 신호 공급원 및 제1입력 전류 신호를 접속해제하는 것을 특징으로 하는 전류 클램핑 회로.
  10. 제6항에 있어서, 클록 신호가 제1로직 상태일 때 상기 증폭기의 출력과 상기 증폭기의 입력단(VM) 사이에 피드백을 제공하기 위해 상기 증폭기의 출력과 상기 증폭기의 입력단(VM) 사이에 제4스위치를 더 구비한 것을 특징으로 하는 전류 클램핑 회로.
  11. 제10항에 있어서, 입력단(VM)으로 피드백 되는 전류차 신호를 저장하도록 증폭기의 입력단(VM)에 접속된 저장 캐패시터를 더 구비한 것을 특징으로 하는 전류 클램핑 회로.
  12. 제11항에 있어서, 증폭기의 입력단(VP)에 접속된 바이어스 공급원을 더 구비한 것을 특징으로 하는 전류 클램핑 회로.
  13. 제1 및 제2로직 레벨의 클록 신호를 발생시키는 단계; 클록 펄스 신호가 제1로직 레벨일 때 입력 전류 신호 및 기준 전류 신호 사이의 전류차를 측정하는 단계; 및 클록 신호가 클램핑 신호를 발생시키는 제2로직 레벨일 때 상기 측정 단계로부터의 전류차를 입력 전류 신호에 합산하는 단계로 구비된 것을 특징으로 하는 기준 전류 신호로 입력 전류 신호를 클램핑하기 위한 방법.
  14. 제13항에 있어서, 상기 측정 및 합산 단계가 연속적으로 반복되는 단계를 더 포함한 것을 특징으로 하는 기준 전류 신호로 입력 전류 신호를 클램핑하기 위한 방법.
  15. 제1 및 제2로직 레벨의 클록 신호 펄스를 발생시키는 단계; 클록 신호 펄스가 제1로직 레벨일 때 입력 전류차 검출 수단으로 전류 입력 전류 신호 및 기준 전류 신호를 공급하는 단계; 클록 신호 펄스가 제1로직 레벨일 때 입력 전류 신호 및 기준 전류 신호 사이의 전류차를 전류차 검출 수단에 의해 측정하는 단계; 저장된 전류차를 제공하기 위해 상기 측정된 단계로부터의 전류차를 저장하는 단계; 및 클록 신호 펄스가 제2로직 레벨일 때 입력 전류 신호를 기준 전류 신호로 클램핑 하도록 저정된 전류차를 전류 입력 신호에 합치는 단계로 구비된 것을 특징으로 하는 기준 전류 신호로 입력 전류 신호를 클램핑 하기 위한 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950012051A 1994-05-13 1995-05-12 전류 클램핑 회로 KR0161321B1 (ko)

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