KR950013119B1 - A circuit for superposing image and graphic data - Google Patents

A circuit for superposing image and graphic data Download PDF

Info

Publication number
KR950013119B1
KR950013119B1 KR1019900007202A KR900007202A KR950013119B1 KR 950013119 B1 KR950013119 B1 KR 950013119B1 KR 1019900007202 A KR1019900007202 A KR 1019900007202A KR 900007202 A KR900007202 A KR 900007202A KR 950013119 B1 KR950013119 B1 KR 950013119B1
Authority
KR
South Korea
Prior art keywords
unit
controller
image
address
data
Prior art date
Application number
KR1019900007202A
Other languages
Korean (ko)
Other versions
KR910020588A (en
Inventor
김재호
Original Assignee
삼성전자주식회사
정용문
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 정용문 filed Critical 삼성전자주식회사
Priority to KR1019900007202A priority Critical patent/KR950013119B1/en
Publication of KR910020588A publication Critical patent/KR910020588A/en
Application granted granted Critical
Publication of KR950013119B1 publication Critical patent/KR950013119B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Image Processing (AREA)

Abstract

a central processing unit for outputting various addresses and data when a clock is inputted from a controller and simultaneously for outputting various control signals; the controller for supplying a basic clock to the central processing unit and for outputting a control signal to each parts; a first memory for receiving the control signal from the controller when the address is inputted from the central processing unit and for recording the input data from the central processing unit to output the input data to an image/graphic controller; a counter controlled by the controller according to the input data from the central processing unit and for outputting an address to a second memory; a second memory for selecting the address of the central processing unit and the address of the counter according to the control signal of the controller and for receiving the data from the central processing unit to store the data according to the selected address or to output the data to the image/graphic controller; and the image/graphic controller for superposing the outputs of the first and second memories according to the control signal of the controller to output the superposed output.

Description

영상과 그래픽 중첩회로Image and Graphic Overlap Circuit

제 1 도는 종래의 회로도.1 is a conventional circuit diagram.

제 2 도는 본 발명에 따른 회로도.2 is a circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

210 : CPU부 20 : 제어부210: CPU unit 20: control unit

230 : 제 1 메모리부 240 : 제 2 메모리부230: first memory unit 240: second memory unit

250 : 계수부 260 : 영상/그래픽 중첩제어부250: counting unit 260: image / graphic superimposition control unit

본 발명은 영상처리회로에서 영상과 그래픽의 중첩 도시 회로에 관한 것으로서, 특히 1개의 프로세서를 이용하여 영상과 그래픽을 중첩하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for superimposing images and graphics in an image processing circuit, and more particularly, to a circuit for superimposing images and graphics using one processor.

종래의 영상과 그래픽을 중첩하는 회로는 제 1 도와 같이 구성되며, 마스터프로세서부(110)가 영상의 어드레스를 발생시키면 슬레이브 프로세서부(120)는 마스터프로세서부(110)의 도시시간에 맞추어 다른 어드레스를 발생시킨다. 상기 두개의 프로세서부(110,120)가 메모리A부(130) 및 메모리B부(140)에 어드레스를 각각 지정하면 상기 메모리A부(130) 및 메모리B부(140)에서는 영상 및 그래픽 데이타가 출력된다. 그리고 그 데이타는 영상/그래픽 중첩회로(150)에 입력되어 서로 합성되어 영상과 그래픽의 독립적인 제어가 가능하게 된다.The circuit overlapping the conventional image and the graphic is configured as the first diagram, and when the master processor unit 110 generates an address of the image, the slave processor unit 120 may have a different address in accordance with the city time of the master processor unit 110. Generates. When the two processor units 110 and 120 designate an address to the memory A unit 130 and the memory B unit 140, respectively, the image and graphic data are output from the memory A unit 130 and the memory B unit 140. . The data is input to the image / graphic superimposed circuit 150 and synthesized with each other to enable independent control of the image and the graphic.

그러나 상술한 종래회로는 프로세서를 두개 사용해야 하므로 원가를 상승시키는 원인이 되며 에이직(ASIC)화 하기 어려운 단점이 있다.However, the above-described conventional circuit has a disadvantage that it is difficult to make an ASIC, because it requires the cost of using two processors.

따라서 본 발명의 목적은 하나의 프로세서를 이용하여 영상과 그래픽을 중첩할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit that can superimpose images and graphics using one processor.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명에 따른 회로도로서, 소정 제어부(220)로부터 클럭이 입력될때 각종 어드레스 및 데이타를 출력함과 동시 각종 제어신호를 출력하는 CPU부(210)와, 상기 CPU부(210)에 기본 클럭을 공급하며 각부에 제어신호를 출력하는 제어부(220)와, 상기 CPU(210)로부터 어드레스가 입력될때 상기 제어부(220)로부터 제어신호를 입력받아 상기 CPU부(210)로부터 입력되는 데이타를 기록하거나 이를 소정 영상/그래픽 제어부(260)에 출력하는 제 1 메모리부(230)와, 상기 CPU부(210)로부터 입력되는 데이타에 따라 제어부(220)에 제어되어 제 2 메모리(240)에 어드레스를 출력하는 계수부(250)와, 상기 제어부(220)의 제어신호에 따라 상기 CPU부(210)의 어드레스와 상기 계수부(250)의 어드레스를 선택하며 그 선택한 어드레스에 따라 상기 CPU부(210)로부터 데이타를 받아 저장하거나 소정 영상/그래픽제어부(260)에 출력하는 제 2 메모리부(240)와, 상기 제 1 메모리부(230) 및 상기 제 2 메모리부(240)의 출력을 상기 제어부(220)의 제어신호에 따라 중첩하여 출력하는 영상/그래픽 제어부(260)로 구성된다.2 is a circuit diagram according to the present invention, which outputs various addresses and data when a clock is input from a predetermined controller 220, and outputs various control signals simultaneously with the CPU 210 and the CPU 210. The control unit 220 supplies a clock and outputs a control signal to each unit, and receives a control signal from the control unit 220 when an address is input from the CPU 210, and records data input from the CPU unit 210. Or controlled by the controller 220 according to data input from the CPU unit 210 and the first memory unit 230 which outputs the same to the predetermined image / graphic controller 260. Selects an address of the CPU unit 210 and an address of the counting unit 250 according to the counting unit 250 to be output and a control signal of the control unit 220, and the CPU unit 210 according to the selected address. Receive and save data from According to a control signal of the controller 220, the second memory unit 240 outputting the predetermined image / graphic controller 260 and the outputs of the first memory unit 230 and the second memory unit 240 are controlled. And an image / graphic control unit 260 for overlapping output.

따라서 상기 제 2 도를 참조하여 본 발명의 일 실시예를 상세히 설명한다.Therefore, an embodiment of the present invention will be described in detail with reference to FIG.

먼저 CPU부(210)는 제어부(220)로부터 기본 클럭을 입력받아 동작되며 제 1 메모리부(230)와 제 2 메모리부(240)에 도시할 영상과 그래픽 데이타를 저장한다. 또한 CPU부(210)가 제 1 메모리부(230)에 있는 내용을 도시하기 위해 도시 어드레스를 발생시키면 상기 제 1 메모리부(230)의 데이타가 영상/그래픽 중첩제어부(260)로 입력된다. 이와 동시에 미리 정해진 방법에 따라 계수부(250)가 동작하여 상기 제 2 메모리부(240)를 위한 도시 어드레스를 발생시키면 상기 제 2 메모리부(240)의 데이타가 상기 영상/그래픽 제어부(260)로 입력된다. 이때 상기 영상/그래픽 제어부(260)은 두개의 영상과 그래픽 데이타를 적당한 방법으로 중첩시켜 한 화면을 위한 데이타로 출력한다. 그리고 이때 제어부(220)는 상기 각부가 상기한 동작을 수행하도록 상기 각부에 제어신호를 출력한다.First, the CPU 210 operates by receiving a basic clock from the controller 220 and stores the image and graphic data to be shown in the first memory 230 and the second memory 240. In addition, when the CPU unit 210 generates a city address to show the contents in the first memory unit 230, the data of the first memory unit 230 is input to the image / graphic superimposition control unit 260. At the same time, when the counting unit 250 operates according to a predetermined method to generate a city address for the second memory unit 240, the data of the second memory unit 240 is transferred to the image / graphic control unit 260. Is entered. At this time, the image / graphic controller 260 overlaps the two images and the graphic data in a proper manner and outputs the data for one screen. In this case, the control unit 220 outputs a control signal to each unit so that each unit performs the above operation.

이상과 같이 본 발명은 영상과 그래픽을 중첩하여 출력할때 한개의 프로세서로 각부를 제어하여 출력하므로서 제조시 원가의 절감을 갖는 이점이 있으며, 회로를 에이직(ASIC)화 할 수 있는 이점이 있다.As described above, the present invention has the advantage of reducing the manufacturing cost by controlling each part with one processor when outputting images and graphics superimposed, and has the advantage of making the circuit ASIC .

Claims (1)

영상과 그래픽 중첩회로에 있어서, 소정제어부(220)로부터 클럭이 입력될때 각종 어드레스 및 데이타를 출력함과 동시 각종 제어신호를 출력하는 CPU부(210)와, 상기 CPU부(210)에 기본 클럭을 공급하며 각 부에 제어신호를 출력하는 상기 제어부(220)와, 상기 CPU(210)로부터 어드레스가 입력될때 상기 제어부(220)로부터 제어신호를 입력받아 상기 CPU부(210)로부터 입력되는 데이타를 기록하고 이를 영상/그래픽 소정제어부(260)에 출력하는 제 1 메모리부(230)와, 상기 CPU부(210)로부터 입력되는 데이타에 따라 제어부(220)에 제어되어 제 2 메모리부(240)에 어드레스를 출력하는 계수부(250)와, 상기 제어부(220)의 제어신호에 따라 상기 CPU부(210)의 어드레스와 상기 계수부(250)의 어드레스를 선택하며 그 선택한 어드레스에 따라 상기 CPU부(210)로부터 데이타를 받아 저장하거나 소정 영상/그래픽제어부(260)에 출력하는 제 2 메모리부(240)와, 상기 제 1 메모리부(230) 및 상기 제 2 메모리부(240)의 출력을 상기 제어부(220)의 제어신호에 따라 중첩하여 출력하는 영상/그래픽 제어부(260)로 구성됨을 특징으로 하는 영상과 그래픽 중첩회로.In the image and graphic superimposition circuit, when the clock is input from the predetermined controller 220, the CPU unit 210 outputs various addresses and data and simultaneously outputs various control signals, and a basic clock is applied to the CPU unit 210. The control unit 220 supplies a control signal to each unit and receives data from the control unit 220 when an address is input from the CPU 210, and records data input from the CPU unit 210. The first memory unit 230 outputs the image / graphic predetermined controller 260 and the controller 220 controls the controller 220 according to the data input from the CPU 210 to the second memory unit 240. Selects an address of the CPU unit 210 and an address of the counting unit 250 according to the counting unit 250 for outputting the control unit 250 and a control signal of the control unit 220, and the CPU unit 210 according to the selected address. Receive data from Or a second memory unit 240 output to a predetermined image / graphic controller 260, and outputs of the first memory unit 230 and the second memory unit 240 to the control signal of the controller 220. And an image / graphics control unit 260 for superimposing and outputting the image / graphics control unit.
KR1019900007202A 1990-05-19 1990-05-19 A circuit for superposing image and graphic data KR950013119B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900007202A KR950013119B1 (en) 1990-05-19 1990-05-19 A circuit for superposing image and graphic data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900007202A KR950013119B1 (en) 1990-05-19 1990-05-19 A circuit for superposing image and graphic data

Publications (2)

Publication Number Publication Date
KR910020588A KR910020588A (en) 1991-12-20
KR950013119B1 true KR950013119B1 (en) 1995-10-25

Family

ID=19299184

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900007202A KR950013119B1 (en) 1990-05-19 1990-05-19 A circuit for superposing image and graphic data

Country Status (1)

Country Link
KR (1) KR950013119B1 (en)

Also Published As

Publication number Publication date
KR910020588A (en) 1991-12-20

Similar Documents

Publication Publication Date Title
KR950013119B1 (en) A circuit for superposing image and graphic data
JPS58208845A (en) Overlap display system
JPS5818743A (en) Method and circuit for frame memory access
JP3135597B2 (en) Synchronous control circuit of display control device
US4897637A (en) Display controller
JP2806629B2 (en) Image processing system and device
JP2626294B2 (en) Color image processing equipment
JPH08129356A (en) Display device
JPH0272393A (en) Display device
JP2637519B2 (en) Data transfer control device
JPH0225895A (en) Display device
JPH04330490A (en) Image display device
JPH03196095A (en) External synchronous control device
JPH0477398B2 (en)
JPH04365180A (en) Color picture processor
JPH04125591A (en) Image processor
JPH08137737A (en) Dram control system
JPH04257983A (en) Picture controller
JPS61102895A (en) Memory control circuit
JPH03296120A (en) Clock generator
JPH03250268A (en) Picture processor
JPH02201640A (en) Display controller
JPH01174074A (en) Picture processing system
JPH01287696A (en) Displaying data control circuit
JPH03196096A (en) Display control device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050929

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee