KR950012743B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 이 발명의 제 1 실시예를 표시하는 단면도.
제 2 도는 이 발명의 제 2 실시예를 공정순으로 표시하는 단면도.
제 3 도는 이 발명의 제 2 실시예를 공정순으로 표시하는 단면도.
제 4 도는 이 발명의 제 3 실시예를 공정순으로 표시하는 단면도.
제 5 도는 이 발명의 제 3 실시예를 공정순으로 표시하는 단면도.
제 6 도는 이 발명의 제 3 실시예를 공정순으로 표시하는 단면도.
제 7 도는 이 발명의 제 3 실시예를 공정순으로 표시하는 단면도.
제 8 도는 이 발명의 제 4 실시예를 표시하는 단면도.
제 9 도는 종래의 기술을 표시하는 단면도.
제 10 도는 종래의 기술을 공정순으로 표시하는 단면도.
제 11 도는 종래의 기술을 공정순으로 표시하는 단면도.
제 12 도는 이 발명의 배경이 되는 기술을 공정순으로 표시하는 단면도.
제 13 도는 이 발명의 배경이 되는 기술을 공정순으로 표시하는 단면도.
제 14 도는 이 발명의 배경이 되는 기술을 공정순으로 표시하는 단면도.
제 15 도는 이 발명의 배경이 되는 기술을 공정순으로 표시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 5,12,16 : 절연막
8 : 게이트전극 9 : 저농도소스, 드레인영역
11 : 고농도소스, 드레인영역 14a : 단면
17 : 외부베이스영역 18 : 진성베이스영역
이 발명은 반도체장치 및 그 제조방법에 관해 특히 바이폴라형 트랜지스터 및 이것과 동일반도체 기관상에 MOS트랜지스터를 갖는 BiCMOS에 관한 것이다.
제 9 도에 종래의 바이폴라형 트랜지스터(100)의 단면도를 표시한다.
반도체기판(1)상에 에피텍셜(epitaxial)층(3)이 형성되고, 반도체기판(1)과 에피텍셜층(3)의 경계에는 플로팅콜렉터(2)가 형성되고, 에피텍셜층(3)의 상부에 형성된 진성베이스영역(18), 에미터(21)과 함께 바이폴라형 트랜지스터(100)를 형성하고 있다. 플로팅콜렉터(2)에는 에피텍셜층(3)을 관통하는 콜렉터월(6)이 접속되어 있다.
에피텍셜층(3)의 상부에는 진성베이스영역(18)에 접속되는 외부베이스영역(17) 이 접속되고, 외부베이스영역(17)에는 위로부터 베이스인출전극(15)이 접속되어 있다.
이 베이스인용전극은 선택적으로 형성된 절연막(5)에 의해 에피텍셜층(3)과 절연되어 있다.
에미터영역(21)에는 위로부터 에미터인출전극(20)이 접속되어 있고, 이것은 절연막(16), 절연물로 되어있는 측벽(19)에 의해 베이스인출전극(15)과 절연되어 있다. 이와같은 바이폴라형 트랜지스터(100)를 형성하는 경우는, 우선 에피텍셜(3)상에 절연막(5)을 앞면에 형성한 후 제 10 도에 표시하는 바와 같이 소말의 레지스트패턴(13)을 이 위에 형성하고, 다음에 제 11 도에 표시하는 바와 같이 레지스트패턴(13)을 마스크로해서 절연막(5)에 대해 이방성(異方性) 에칭을 하고, 소망의 개공(開孔)을 한다. 이로인해, 절연막(5)의 단면(14)이 나타난다. 그후 각 영역(17),(18),(21)이나 각 전극(15),(20)이 형성된다.
이런 바이폴라형 트랜지스터는 또 MOS트랜지스터를 구비한 BiCMOS장치에도 사용된다.
종래의 바이폴라형 트랜지스터의 베이스영역상의 절연막의 제공은 이상과 같이해서 형성되어 있으므로, 절연막(5)의 단면(14)이 반도체기판(1)에 대해 거의 수직으로 되어 있고, 제공후에 형성하는 베이스인출전극(5)의 개공부에서의 피복성이 나빠져 베이스저항의 상승을 초래한다는 문제점이 있었다.
한편, 제 9 도에 표시하는 바와 같은 바이폴라형 트랜지스터(100)을 구비하는 BiCMOS장치를 형성하는데는 다른 문제점도 생긴다.
BiCMOS장치에 대해서는 예를 들면 특개평 2-253654호 공보에 표시된다.
예를 들어 제 15 도에 표시한 바와 같은 바이폴라형 트랜지스터(100)와 MOS트랜지스터(200)를 구비한 BiCMOS장치(300)를 형성하는데는 아래의 공정을 실행할 수가 있다. 우선, 반도체기판(1)상에 바이폴라형 트랜지스터(100)를 형성하는 영역의 하부에 반도체기판(1)과 역의 도전형의 층을 두고, 에피텍셜성장을 해서 매입층(2)과 에피텍셜층(3)을 형성한다.
그리고 MOS트랜지스터(200)를 형성하는 영역의 하부에 웰(well)(4)을 형성하고 LOCOS법등에 의해 절연막(5)을 선택적으로 형성한다. 또 콜렉터웰(6)을 형성한 후 게이트절연막(7)을 형성하고 게이트전극(8)을 형성한다.
이것을 마스크로해서 이온주입에 의해 저농도 소스, 드레인(9)을 형성하고 반도체기판 전면에 절연막을 형성한 후 그 절연막을 그 막의 두께만큼만 이방성에칭을 함으로써 측벽(10)을 게이트전극(8)의 단(端)면에 형성한다.
또 이온주입에 의해 고농도 소스,드레인(11)을 형성해서 MOS트랜지스터(200)를 완성한다(제 12 도). 또 이때에는 절연막(5)은 MOS트랜지스터(200)를 소자분리함과 동시에 바이폴라 트랜지스터(100)를 형성하는 영역의 에피텍셜층(3)을 측벽(10) 형성시의 손상으로부터 보호하고 있다. 다음으로 레지스트패턴(13)을 사용해서 절연막(5)을 에칭해서 에피텍셜층(3)을 노출시킨다. 이렇게 하여 개공부(H)가 나타난 후 같은 레지스트패턴(13)을 사용해 반도체기판(1)과 같은 도전형의 이온주입을 해서 진성베이스영역(18)을 형성한다. 제 13 도에서 이때 절연막(5)은 단면(14)을 나타낸다. 계속해서 레지스트패턴(13)을 제거하고 다결정실리콘을 상기한 것까지의 공정에서 얻어진 구조의 전면에 형성한 후, 반도체기판(1)과 같은 도전형의 이온주입을 하고, 다시 절연막(16)을 형성하며, 베이스전극에 대응해서 레지스트패턴(도시하지 않음)을 사용해서 절연막(16) 및 다결정실리콘의 에칭을 한다. 남겨진 다결정실리콘은 베이스전극(15)이 된다. 그리고 열처리를 해서 베이스전극(15)으로부터 불순물을 에피텍셜층(3)에 확산시켜 외부베이스영역(17)을 형성한다(제 14 도).
또 측벽(10)을 형성한 것과 같이해서 베이스전극(15) 및 절연막(16)의 단면에 측벽(19)을 형성한다. 그리고 다결정실리콘을 베이스영역(17),(18)의 사방에 형성하고, 반도체기판(1)과 역의 도전형의 이온주입을 하고, 에미터전극에 대응한 레지스트패턴(도시하지 않음)을 사용해서 에칭을 한다. 남겨진 다결정실리콘은 에미터전극(20)이 된다. 그리고 열처리를 함으로써 에미터전극(20)에 주입된 불순물을 진성베이스영역의 (16)에 확산시켜 에미터영역(21)을 형성한다(제 15 도). BiCMOS장치(300)을 이상과 같이 해서 구성하는 경우에는, 베이스전극(15)을 형성할 때 오버에칭하게 되면 에피텍셜층(3)의 표면이 에칭되어, 진성베이스(18)의 깊이가 얕게되어 바이폴라 트랜지스터(100)의 에미터, 콜렉터간 내압 BVCEO가 열화하는 동시에 오버에칭량에 의해 소자특성이 변동한다는 문제점이 생긴다.
또 베이스전극(15) 및 에미터전극(20)을 형성할 때 오버에칭되면 고농도 소스, 드레인(11)의 표면이 에칭되어, 시이트저항 및 소스, 드레인(9),(11)과 웰(4)간의 리크의 증대를 초래한다는 문제점이 생긴다. 또 게이트전극(8)이 다결정실리콘등 전극(15),(20)을 형성할 때 에칭되는 재질로 형성되어 있으면 같게 해서 게이트전극(8)의 막두께가 얇게 되고 시이트저항의 증대를 초래한다.
이 발명은 상기와 같은 문제점을 해소하기 위해 된 것으로, 바이폴라형 트랜지스터의 베이스전극의 피복성을 개선함과 동시에 베이스저항의 상승을 억제할 수 있는 반도체장치 및 그 제조방법을 얻는 것을 목적으로 하고 있다.
또 이 발명은 마스크매수를 증가시키지 않고 베이스전극을 형성할 때에 오버에칭이 발생하여도 바이폴라형 트랜지스터의 소자특성을 안정시킬 수가 있고 또 베이스전극 및 에미터전극을 형성할 때의 오버에칭으로부터 MOS트랜지스터의 소스, 드레인의 표면과 게이트전극이 에칭되는 것을 방지하는 반도체장치 및 그 제조에 적합한 제조방법을 제공하는 것을 목적으로 한다.
이 발명의 반도체장치는 하나의 주면을 갖는 반도체기판과, 주면에 노출되는 베이스영역을 갖는 바이폴라형 트랜지스터하고, 베이스영역상에 형성된 제 1 절연막을 구비한다. 제 1 절연막을 베이스영역상의 소정의 부분에서 개공되어, 단면을 나타내고 이 단면은 베이스영역과의 경계근방에서 베이스영역의 중심으로 향하는 방향으로 기울어져 둥근형태를 띠고 있다. 또 바이폴라형 트랜지스터가 베이스영역상에 형성된 베이스전극과, 베이스전극을 덮는 제 3 절연막과, 제 3 절연막이 노출을 허용하는 베이스영역의 상부에서 형성된 에미터영역을 갖고 있고, 주면에 노출되는 소스영역 및 드레인영역과, 주면의 상방에 게이트절연막을 통해 형성되는 게이트전극과, 적어도 소스영역, 드레인영역 및 게이트전극을 덮는 제 2 절연막을 갖는 MOS트랜지스터가 제 1 절연막이 노출을 허용하는 주면에 구비되어 있어도 된다. 또 이 발명의 반도체장치는 하나의 주면을 갖는 반도체기판과, 주면에 노출하는 베이스영역을 갖는 바이폴라형 트랜지스터와 베이스영역상에 형성된 제 1 절연막과 제 1 절연막이 노출을 허용하는 주면에서 형성된 MOS트랜지스터를 구비하고, MOS트랜지스터는 주면에 노출하는 소스영역 및 드레인영역과 주면의 상방에 게이트절연막을 통해 형성되는 게이트전극과 적어도 소스영역, 드레인영역 및 게이트전극을 덮는 제 2 절연막을 갖고, 제 1 절연막은 베이스영역상의 소정의 부분에서 제거되고 바이폴라형 트랜지스터는 소정의 부분의 일부에서 형성된 베이스전극과 베이스전극을 덮는 제 3 절연막과, 제 3 절연막이 노출을 허용하는 베이스영역의 상부에서 형성된 에미터영역을 또 갖는다.
또 이 발명의 반도체장치의 제조방법은 (a) 반도체기판의 하나의 주면상에 제 1 절연막을 선택적으로 형성하고, (b) 제 1 절연막을 등방성에칭을 사용해서 선택적으로 제거하고, 소정의 제 1 부분에서 개공하여 주면을 노출시키며, (c) 소정의 부분에 바이폴라형 트랜지스터의 베이스영역을 형성하는 공정을 구비하고 있다. 여기서 제 1 절연막은 제 1 부분에서 단면을 노출하고 단면은 베이스영역과의 경계근방에서 베이스영역의 중심으로 향하는 방향으로 경사해서 둥근형상을 갖고 있다.
또 이 발명의 반도체장치의 제조방법은 (a) 반도체기판의 하나의 주면상에 제 1 절연막을 형성하고 주면 중, 제 1 절연막이 노출을 허용하는 영역에 있어서 MOS트랜지스터를 형성하고, (b) 제 1 절연막을 선택적으로 제거해서 소정의 제 1 부분에 개공해서 주면을 노출시켜 (c) 소정의 부분에 바이폴라형 트랜지스터의 베이스영역을 형성한다. 여기서 MOS트랜지스터는 주면에 노출되는 소스영역 및 드레인영역과, 주면의 상방에 게이트절연막을 통해 형성되는 게이트전극을 갖고 있다.
그리고 (b)에서는 (b-1) 적어도 소스영역, 드레인영역, 게이트전극 및 베이스영역을 덮는 제 2 절연막을 형성하고, (b-2) 제 1 부분에 있어서, 제 2 절연막을 선택적으로 제거한다. 또 (c)에서는 (c-1) 제 1 부분에 있어서, 노출된 주면을 덮는 반도체기판과 역의 도전형의 제 1 반도체층과, 제 1 반도체층을 덮는 제 3 절연막을 형성하고 (c-2) 제 1 부분중의 소정의 제 2 부분에 있어서 제 1 반도체층과 제 3 절연막을 선택적으로 제거해서 제공하고, (c-3) 열처리를 해서 제 1 반도체층으로부터 제 1 부분에 있어서의 주면에 반도체기판과 역의 도전형의 제 1 불순물을 확산시켜, (c-4) 개공된 다른 소정의 부분을 통해 반도체기판과 같은 도전형의 제 2 불순물을 베이스영역에 도입하고, (c-5) 적어도 제 2 부분을 통해서 반도체기판과 역(逆)의 도전형의 제 3 불순물을 주면에 도입한다.
바람직하기는 (b)는 다시 (b-3) 등방성에칭을 사용해, 제 1 부분의 제 1 절연막을 선택적으로 제거한다.
이 발명의 반도체장치에 있어서, 베이스영역과의 경계근방에서 베이스영역의 중심으로 행하는 방향으로 경사해서 둥근형상을 띠고 있는 제 1 절연막은, 베이스전극의 피복성을 개선한다.
또, 이 발명의 반도체장치에서의 제 1 절연막은 바이폴라형 트랜지스터를 형성하여야 할 영역을 MOS트랜지스터 형성시의 손상으로부터 보호하고, 제 2 절연막은, MOS트랜지스터의 불순물영역을, 바이폴라형 트랜지스터 형성시의 손상으로부터 보호한다.
이 발명의 반도체장치의 제조방법은, 이 발명의 반도체장치의 제조에 적합하다.
[실시예]
제 1 도에 이 발명의 제 1 실시예인 바이폴라형 트랜지스터(101)의 단면을 표시한다.
제 9 도에 표시한 트랜지스터(100)와는 절연막(5)의 단면(14a)의 형상만 다르다.
외부베이스영역(17)을 포함한 에피텍셜층(3)의 표면근방에서, 단면(14a)는 절연막(5)으로부터 에미터영역(21)에 향하는 방향으로 경사해서 둥근형상을 띠고 있다. 따라서 베이스전극(15)의 외부베이스영역(17)에 대한 피복성을 개선되고, 베이스저항의 상승을 억제할 수가 있다.
상기 단면(14a)을 나타내는 트랜지스터(101)는 절연막(5)의 개공때에 등방성에칭을 함으로써 얻을 수가 있다.
이하 이 발명의 제 2 실시예를 설명한다. 제 10 도와 같이 소량의 레지스트패턴(13)을 절연막(5)상에 설치한 후, 제 2 도와 같이 절연막(5)을 도증까지 이방성에칭으로 파내민다.
그후 등방성에칭에 의해 절연막(5)을 에칭해서, 에피텍셜층(3)의 표면을 노출시킨다. 이와 같이해서 절연막(5)을 개공함으로써 제 3 도에 표시하는 바와 같이, 에피텍셜층(3)과의 경계근방에서 둥근성질을 갖는 단면(14a)을 얻을 수가 있다.
이후, 종래의 경우와 같이해서 불순물도입이나, 전극형성을 함으로써 트랜지스터(101)를 얻을 수가 있다. 또 상기 실시예에서는 절연막(5)의 에칭의 초기에 이방성에칭을 사용했으나, 처음부터 등방성에칭을 하여도 된다. 제 4 도 내지 제 7 도에 이 발명의 제 3 실시예인 BiCMOS장치(301)의 제조방법을 공정순으로 표시한다.
제 9 도를 사용해서 설명한 것과 같이, 반도체기판(1)상에 매입층(2), 에피텍셜층(3), 웰(4), 절연막(5)를 형성하고, 웰(4)에서 MOS트랜지스터(200)를 형성한다.
이후, 여기까지에서 얻어진 구조의 전면에 절연막(12)을 형성한다(제 4 도).
다음에 레지스트패턴(13)을 사용해서, 절연막(12) 및 절연막(5)을 에칭해서 에피텍셜층(3)을 노출시킨다. 이렇게 해서 개공부 H가 나타난다(제 5 도).
계속해서 레지스트패턴(l3)을 제거하고 다결정실리콘(15)을 상기한 바의 공정에서 얻어진 구조의 전면에 형성한 후, 반도체기판(1)과 같은 도전형의 이온주입을 하고 다시 절연막(16)을 형성하여 베이스전극에 대응한 레지스트패턴(도시하지 않음)을 사용해서 절연막(16) 및 다결정실리콘(15)의 에칭을 한다.
남겨진 다결정실리콘(15)은 베이스전극이 된다. 그리고 열처리를 함으로써 베이스전극(15)로부터 불순물을 에피텍셜층(3)에 확산시켜, 외부베이스영역(17)을 형성한다. 그후 기판전면에 반도체기판(1)과 같은 도전형의 이온주입을 해서 진성베이스영역(18)을 형성한다(제 6 도). 이때 절연막(12)이 마스크가 되므로, 새로이 마스크패턴을 설치할 필요가 없다. 이후 제 15 도를 사용해 설명한 것과 같이해서 에미터영역(21), 에미터전극(20)을 형성한다(제 7 도). 제 6 도 및 제 7 도를 사용해서 설명한 공정에 있어서, MOS트랜지스터는 절연막(12)에 의해 보호되고 있으므로, 베이스전극(15)의 형성시의 오버에칭, 영역(18),(21)의 형성시의 이온주입, 전극(20) 형성시의 에칭의 영향을 받지 않는다.
또, 상기 공정에서는 외부베이스영역(17)을 형성한후, 진성베이스영역(18)을 형성하였으나 베이스전극(15) 형성후 전면에 이온주입을 함으로써 진성베이스영역(18)을 형성하여도 된다. 이때 이온주입은, 베이스전극(15)의 형성에 사용된 레지스트패턴(13)의 유,무를 불문한다. 또 외부베이스영역(17)을 형성하기 위해 사용한 열처리를 에미터(21) 형성의 열처리와 겸해서 해도 무방하다. 이 경우에는 에미터영역(21)의 형성시에 외부베이스영역(17)이 형성되게 된다.
또, 상기 공정에서는 개공부 H가 나타나게 되면 이온주입을 하지 않았으나, 이때에 이온주입을 해도 무방하다(레지스트패턴(13)의 유무를 불문). 이때 개공부(H)를 통해 형성된 불순물층은 외부베이스영역(17)과 진성베이스영역(18)을 접속하는 작용을 갖는 것으로, 진성베이스영역(18)은 베이스전극(15) 형성후에 형성되어야 한다.
또 MOS트랜지스터(200)는 저농도의 소스, 드레인(9)과 고농도의 소스, 드레인(11)을 갖는 LDD 구조로 했으나, 게이트전극(8)의 에칭에 의해 기판표면에 손상을 입게 되는 경우가 있으므로, 농도가 한 종류의 소스, 드레인을 갖는 Single Drain 구조일때도 같은 효과를 나타낸다.
또 상기의 실시예에서는, 절연막(12)을 기판전면에 형성함으로써 베이스전극(15) 및 에미터전극(20) 형성시에 오버에칭에 대해 기판표면 및 게이트전극(8)이 이 에칭되는 것을 방지했으나, 이 발명의 제 4 실시예로서 제 8 도에 표시하는 바와 같이, 고농도 소스, 드레인(11) 형성후에 열산화를 함으로써 게이트전극(8) 및 소스, 드레인(9),(11)의 기판표면에 절연막(22)을 형성하고, 이 절연막(22)에 의해 같은 효과를 얻을 수가 있다. 이때 게이트전극상의 절연막(22)은 열산화를 하지 않아도 게이트전극 형성전에 절연막을 형성해 두고, 게이트전극에 대응한 레지스트패턴을 사용해서 절연막을 에칭함으로서 얻어진다.
또, 제 3, 제 4 실시예에서는 영역(17),(18)상에 남겨진 절연막(5)을 제공하는 방법을 특별히 표시하지는 않았으나, 예를 들면 이방성에칭을 사용하면 이 에칭에 의해 베이스영역내에 손상이 들어가 바이폴라형 트랜지스터(100)의 특성을 열화시킬 가능성이 있다. 이를 피하기 위해, 제 1 실시예와 같이 손상이 들어가기 힘든 에칭을 예를 들면 등방성에칭을 사용하여 시행하는 것이 바람직하다. 단, 등방성 에칭만을 사용하게 되면 개공부가 레지스트패턴보다 상당히 크게 되므로, 이방성에칭과 조합해서 하는 것이 바람직하다(제 2 도, 제 3 도).
이상과 같이, 이 발명에 관한 반도체장치에 의하면 바이폴라형 트랜지스터의 베이스전극의 피복성이 개선됨으로 베이스저항의 상승을 억제할 수가 있다.
또 제 1 절연막을 바이폴라형 트랜지스터를 형성할 영역에 설치함으로써 MOS트랜지스터 형성시의 손상으로부터의 보호가 된다. 또 제 2 절연막을 MOS트랜지스터의 불순물 영역성에 설치함으로서, 바이폴라형 트랜지스터 형성시의 손상으로부터 보호가 된다.
또 이 발명에 관한 방법에 의하면 이 발명의 반도체장치의 제조에 적합한 제조방법이 제공된다.
Claims (6)
- 하나의 주면을 갖는 반도체기판과, 상기 주면에 노출된 베이스영역을 갖는 바이폴라형 트랜지스터와, 상기 베이스영역에 형성된 제 1 절연막을 구비하고, 상기 제 1 절연막은 상기 베이스영역상의 소정의 부분에서 개공되어, 단면을 나타내고, 상기 제 1 절연막의 단면은, 상기 베이스영역과 상기 제 1 절연막 사이의 경계근처에서 상기 베이스영역의 중심으로 향하는 방향에 경사해서 둥근성질을 띠고 있으며, 상기 제 1 절연막이 노출을 허용하는 상기 주면의 일부분에 형성된 MOS트랜지스터를 구비하고, 상기 MOS트랜지스터는 상기 주면에 형성된 소스영역, 드레인영역 및 게이트절연막과, 상기 게이트절연막을 통하여 상기 주면위에 형성된 게이트전극과, 적어도 상기 소스영역, 드레인영역 및 게이트전극을 덮는 제 2 절연막을 가지며, 상기 바이폴라형 트랜지스터는 상기 베이스영역과 상기 제 2 절연막위에 형성된 베이스전극과, 상기 베이스전극을 덮는 제 3 절연막과, 상기 제 3 절연막이 노출을 허용하는 상기 베이스영역의 상부에 형성된 에미터영역을 갖는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 제 2 절연막은 상기 제 1 절연막에 형성된 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 절연막은 상기 베이스영역의 상기 소정의 부분에 개공되어 있는 것을 특징으로 하는 반도체장치.
- (a) 반도체기판의 하나의 주면상에 제 1 절연막을 선택적으로 형성하는 공정과, (b) 상기 제 1 절연막을 등방성에칭을 사용해서 선택적으로 제거하고 소정의 제 1 부분에서 개공해서 상기 주면을 노출시키는 공정과, (c) 상기 소정의 부분에 바이폴라형 트랜지스터의 베이스영역을 형성하는 공정을 구비하고 상기 제 1 절연막은 상기 제 1 부분에서 단면을 노출하고, 상기 단면은 상기 베이스영역과의 경계근방에서 상기 베이스영역의 중심을 향하는 방향으로 경사해서 둥근모양을 띠고 있는 반도체장치의 제조방법.
- (a) 반도체기판의 하나의 주면상에 제 1 절연막을 형성하고, 상기 주면중 상기 제 1 절연막이 노출하는 것을 허용하는 영역에서 MOS트랜지스터를 형성하는 공정과, (b) 상기 제 1 절연막을 선택적으로 제거해서 소정의 제 1 부분에 개공해서 상기 주면을 노출시켜는 공정과, (c) 상기 소정의 부분에 바이폴라형 트랜지스터의 베이스영역을 형성하는 공정을 구비하고, 상기 MOS트랜지스터는 상기 주면에 노출하는 소스영역 및 드레인영역과, 상기 주면의 상방에 게이트절연막을 통해 형성되는 게이트전극을 갖고, 상기 공정(b)는 (b-1) 적어도 상기 소스영역, 상기 드레인영역, 상기 게이트전극 및 상기 베이스영역을 덮는 제 2 절연막을 형성하는 공정과, (b-2) 상기 제 1 부분에 상기 제 2 절연막을 선택적으로 제거하는 공정을 보유하고, 상기 공정(c)는 (c-1) 상기 제 1 부분에서 노출된 상기 주면을 덮는 상기 반도체기판과 이의 도전형의 제 1 반도체층과, 상기 제 1 반도체층을 덮는 제 3 절연막을 형성하는 공정과, (c-2) 상기 제 1 부분중의 소정의 제 2 부분에 있어서, 상기 제 1 반도체층과 상기 제 3 절연막을 선택적으로 제거해서 제공하는 공정과, (c-3)열처리를 해서 상기 제 1 반도체층으로부터 상기 제 1 부분에서의 상기 주면에 상기 반도체기판과 역의 도전형의 제 1 불순물을 확산시키는 공정과, (c-4) 개공된 상기 다른 소정의 부분을 통해 상기 반도체기판과 같은 도전형의 제 2 불순물을 상기 베이스영역에 도입하는 공정과, (c-5) 적어도 상기 제 2 부분을 통해서 상기 반도체기판과 역의 도전형의 제 3 불순물을 상기 주면에 도입하는 공정을 갖는 반도체장치의 제조방법.
- 제 5 항에 있어서, 상기 공정(b)는 (b-3) 등방성에칭을 사용해 상기 제 1 부분의 상기 제 1 절연막을 선택적으로 제거하는 공정을 또 갖는 반도체장치의 제조방법.
Applications Claiming Priority (3)
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