KR950011308B1 - 동영상분할 및 재구성용 라스터-블록변환기 - Google Patents

동영상분할 및 재구성용 라스터-블록변환기 Download PDF

Info

Publication number
KR950011308B1
KR950011308B1 KR1019920000958A KR920000958A KR950011308B1 KR 950011308 B1 KR950011308 B1 KR 950011308B1 KR 1019920000958 A KR1019920000958 A KR 1019920000958A KR 920000958 A KR920000958 A KR 920000958A KR 950011308 B1 KR950011308 B1 KR 950011308B1
Authority
KR
South Korea
Prior art keywords
address
output
block
video memory
signal
Prior art date
Application number
KR1019920000958A
Other languages
English (en)
Other versions
KR930017416A (ko
Inventor
서유석
Original Assignee
금성정보통신주식회사
정장호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성정보통신주식회사, 정장호 filed Critical 금성정보통신주식회사
Priority to KR1019920000958A priority Critical patent/KR950011308B1/ko
Publication of KR930017416A publication Critical patent/KR930017416A/ko
Application granted granted Critical
Publication of KR950011308B1 publication Critical patent/KR950011308B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Image Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

내용 없음.

Description

동영상분할 및 재구성용 라스터-블록변환기
제1도는 종래예에 따른 라스터-블록변환을 위한 영상처리시스템의 블록 구성도.
제2도는 제2(a)도-제2(c)도는 제1도에 도시된 라스터-블록변환기에서의 영상처리를 설명하는 도면.
제3도는 본 발명에 따른 라스터-블록변환기가 채용된 영상시스템의 구성예를 설명하는 도면.
제4도는 제3도의 라스터-블록변환기의 구성을 보이는 블럭도.
제5(a)도 내지 제5(c)도는 제3도의 라스터-블록변환기에서의 영상 입출력시 제공되는 각종 신호의 타이밍도.
제6도는 제3도에 도시된 라스터-블록변환 콘트롤러의 상세 구성도.
제7도는 본 발명에서의 라스터-블록변환 과정을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 아날로그-디지탈변환기 120 : 라스터-블록변환기
140 : 비디오 메모리 160 : 라스터-블록변환 콘트롤러
180 : 영상압축부호화기
본 발명은 영상데이터의 압축부호화를 위해 부호화처리의 기본단위인 8×8블록으로 영상화면을 분할하여 재구성하는 라스터-블록(Raster-to-Block) 변환기에 관한 것으로, 특히 시스템의 소형화설계 및 초집적화가 가능하도록 된 동영상 분할 및 재구성용 라스터-블록변환기에 관한 것이다.
현재 주목되는 영상처리시스템에서는 컬러동영상의 전송을 위해 데이타 압축을 수행할 필요가 있는데, 이 데이타 압축을 수행하기 위해서는 영상데이타를 기본처리 단위인 8×8 블록으로 분할하여 영상을 재구성하여야 한다.
IEEE spectrum(1991. 10월호 Vol. 28. No. 10)에는 정지영상분할 및 재구성용 라스터-블록변환기로서 미합중국 LSI Logic사에서 제조된 게이트어레이칩(품명:L 64765 라스터-블록변환기)이 소개되어 있다. 이 라스터-블록변환기는 JPEG(Joint Photographic Expert Group) 표준을 위한 라스터에서 블록으로의 변환을 수행하게 되는데, 여기서 블록은 8×8의 8비트 영상데이타로 영상회의시스템 또는 영상전화기용에서 사용되는 것과 동일한 구성을 갖는다.
한편, 상술한 L 64765라스터-블록변환기를 사용한 제품은 미합중국 레피드 테크 놀로지사(Rapid Technology)의 "Visionary JPEG Compression Engine"으로 칭해지는 PC보드가 있는 바, 이 제품에는 L64765 라스터-블록변환기와 메모리 소자를 이용하여 영상을 분할한 다음 8×8블록으로 재구성하기 위한 기능블록을 갖추고 있다.
여기서, 상술한 제품뿐만 아니라 라스터영상을 블록으로 변환하기 위해서는 제1도에 도시된 영상처리시스템의 구성이 필요하다.
즉, 제1도에 도시된 구성에서는 비디오 카메라(10)에서 촬상된 영상신호를 아날로그-디지탈변환기(20)측에 인가하면, 아날로그-디지탈변환기(20)에서 해당 영상신호가 디지탈변환되어 라스터 영상데이타로서 비디오 메모리(30)에 저장된다. 이 비디오 메모리(30)에 저장된 라스터 영상데이타는 라스터-블록변환기(40)에 의해 압축처리의 기본단위인 8×8블록으로 변환된다. 즉, 라스터-블록변환기(40)는 라스터영상화면을 구성하는 하나의 프레임을 제2도의 제2(a)도 내지 제2(c)도에 도시된 바와 같이 변환한다. 즉 제2도의 제2(a)도는 원래의 라스터영상 화면으로서 이 라스터영상 화면은 TV화면의 주사방향인 좌→우 방향 및 상→하 방향으로 주사하여 형성되는 원래의 입력화면 구성을 나타낸 것이다. 제2도의 제2(b)도는 블록 재구성화면으로, 제2도의 제2(a)도와 같은 라스터영상 화면의 영상정보를 압축하기 위해서 영상압축부호화기(50)의 데이터처리 기본단위인 8×8블록으로 분할하여 제2도의 제2(b)도와 같이 재구성한다. 이때 8×8블록은 원래의 라스터영상 화면에서 Y(휘도)와 CB, CR(색상정보)에 대해 인접한 화소들의 집합체들로 구성되고, 이러한 8×8블록을 6개씩 모아서 제2도의 제2(c)도와 같이 하나의 매크로블록(macro block)을 형성한다. 제2도의 제2(a)도-제2(c)도에서, Y1-Y4는 휘도 Y에서 가로 및 세로방향으로 각각 8×8화소 크기인 블록이고, CB및 CR은 각기 8×8크기의 블록이다. 이와같이 하여 라스터-블록변환기(40)는 하나의 영상프레임이 아날로그-디지탈변환기(20)로부터 비디오 메모리(30)에 입력되면 그 영상프레임을 읽어들여 해당 영상프레임의 각각 4개의 Y(8×8)블록과 CB및 RR을 합해서 하나의 매크로블록으로 만들어 비디오 메모리(30)를 통해 영상압축부호화기(50)측에 입력한다.
그런데, 상술한 종래의 구성에 채용된 라스터-블록변환기는 주로 정지영상처리를 위한 것이므로 CCITT의 권고안(H. 261 및 H. 221)에 기초하는 동영상 비디오코덱에는 적용하는 것이 어렵고, 만일 채용한다 하더라도 동영상처리코덱은 352×288×1.5의 컬러화면 30장을 1초동안 모두 처리할 수 있어야 하므로 그러한 고속처리능력을 확보하기 위해서는 기존의 라스터-블록변환기가 다수개 필요하게 되어 경제성이 저하되는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 감안하여 안출된 것으로, 간단한 회로구성으로 컬러 동영상을 압축부호화하기 위해 영상을 고속으로 라스터-블록변환함으로써 경제성을 향상시키도록 하는 동영상분할 및 재구성용 라스터-블록변환기를 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위하여, 본 발명은 영상데이타를 입출력하는 비디오 메모리부의 비디오 메모리를 제1 및 제2비디오 메모리군으로 분할하고; 상기 제1 및 제2비디오 메모리군이 교대로 인가받은 라스터 영상데이타를 블록영상데이타 형태로 출력하도록 상기 제1 및 제2비디오 메모리군의 동작을 제어하는 라스터-블록변환 콘트롤러를 포함하는 동영상분할 및 재구성용 라스터-블록변환기를 제공한다.
이하, 본 발명의 실시예에 대해 첨부도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 동영상 분할 및 재구성용 라스터-블록변환기가 채용된 영상처리시스템을 설명하는 도면이고, 제4도는 제3도에 도시된 라스터-블록변환기의 구성을 보이는 도면이고, 제5도는 제3도와 제4도에 도시된 라스터-블록변환기에서 영상 입출력시에 제공되는 각종 신호의 타이밍도이고, 제6도는 제3도에 도시된 라스터-블록변환 콘트롤러의 상세 구성도이며, 제7도는 본 발명에서의 라스터-블록변환 과정을 설명하기 위한 도면이다.
먼저, 제3도에 도시된 바와 같이 비디오 카메라에 의해 촬상된 영상신호가 아날로그-디지탈변환기(100)에서 디지탈변환되어 라스터 화면으로 구성되고, 이 라스터 화면 영상데이타가 본 발명에 따른 라스터-블록변환기(120)에 인가된다. 여기서, 이 라스터-블록변환기(120)는 상기 디지탈변환된 라스터영상데이타를 저장하는 비디오 메모리부(VRAM:150)와, 이 비디오 메모리부(150)에 입력된 영상데이타를 매크로블록형태로 출력하도록 비디오 메모리부(150)를 제어하는 라스터-블록변환 콘트롤러(160)가 집적화되어 일체로 구성된다. 즉, 이 라스터-블록변환기(120)는 제4도에 구체적으로 도시된 바와 같이 다수의 비디오 메모리(140)를 구비하는 2개의 비디오 메모리구(A)(B)와 라스터-블록변환 콘트롤러(160)로 구성된다.
본 발명의 라스터-블록변환기(120)는 제2(a)도의 도시된 1프래임의 라스터영상화면을 매크로블록형태로 변환하는 경우, 제7도에 도시된 바와 같은 형태로 변환하여 출력한다. 즉, 제7도에서 1프래임의 화면을 12개의 그룹(GB1-GB12)으로 구분하고, 각 그룹(GB1-GB12)내에 제2도의 제2(c)도에 도시한 바와 같은 매크로블록을 33개씩 배치하여 출력하는데, 그룹 GB1, GB2, GB3, …, GB12의 순서로 출력함으로써 1프래임의 영상화면을 매크로블록형태로 출력한다.
라스터-블록변환 콘트롤러(160)는 제6도에 도시된 바와 같이 제1어드레스 발생부(161), 제2어드레스 발생부(162), 제3어드레스 발생부(163), 제4어드레스 발생부(164), 제5어드레스 발생부(165), 어드레스 출력부(166), 입력 어드레스 발생부(167), 입/출력 제어신호 발생부(168), 제1선택 출력부(169), 제2선택출력부(170), 인버터(171) 및 제어신호 발생부(172)를 구비하여 이루어진다. 제1어드레스 발생부(161)는 영상신호 입력시에 인가되는 제5(a)도와 같은 시스템클럭(SCLK), 수평동기신호(HSYTNC), 수직동기신호(VSYNC) 및 프레임 스타트신호(FS)에 따라, 제7도의 각 그룹(GB1-GB12)내에 배치되는 단위 매크로블록을 구성하는 각 블록(BL)간의 시작위치를 지정하여 주기 위한 블록간 어드레스를 발생하여 제2어드레스 발생부(162)와 제3어드레스 발생부(163)측으로 출력한다. 제2어드레스 발생부(162)는 제1어드레스 발생부(161)로부터 인가되는 블록간 어드레스에 따라, 각 블록(BL)내의 화소위치를 지정하기 위한 블록내 어드레스를 발생하여 어드레스 출력부(166)측으로 출력한다. 제3어드레스 발생부(163)는 제1어드레스 발생부(161)로부터 인가되는 블록간 어드레스에 따라, 제7도의 각 그룹(GB1-GB12)내에서의 각 화소에 대한 위치를 지정하기 위한 그룹내 어드레스를 발생하여 제4 및 제5어드레스 발생부(164, 165)와 입/출력 제어신호 발생부(168)측으로 출력한다. 제4어드레스 발생부(164)는 제3어드레스 발생부(163)로부터 인가되는 그룹내 어드레스에 따라, 제7도의 각 그룹(GB1-GB12)내에 배치된 각 매크로블록간의 시작위치를 지정하기 위한 매크로블록간 어드레스를 발생하여 어드레스 출력부(166)측으로 출력한다. 제5어드레스 발생부(165)는 제3어드레스 발생부(163)로부터 인가되는 그룹내 어드레스에 따라, 제7도의 각 그룹(GB1-GB12)간의 시작위치를 지정하기 위한 그룹간 어드레스를 발생하여 어드레스 출력부(166)측으로 출력한다 .입/출력 제어신호 발생부(168)는 제3어드레스 발생부(163)로부터 인가되는 그룹내 어드레스에 따라, 비디오 메모리군(A)의 데이타 입력/출력 동작을 제어하기 위한 출력/기록 인에이블신호를 출력하며, 인버터(171)는 입/출력 제어신호 발생부(168)로부터 출력되는 출력/기록 인에이블신호를 반전시켜 비디오 메모리군(B)측으로 출력한다. 또한, 어드레스 출력부(166)는 제2어드레스 발생부(162)로부터 인가되는 블록내 어드레스와, 제4어드레스 발생부(164)로부터 인가되는 매크로블록간 어드레스와, 제5어드레스 발생부(165)로부터 인가되는 그룹간 어드레스를 멀티플렉싱(Multiplexing)하여 만든 비디오 메모리군(A, B)의 영상데이타를 출력하기 위한 출력 어드레스를 제1선택 출력부(169)와 제2선택 출력부(170)측을로 출력한다. 입력 어드레스 발생부(167)는 인가되는 시스템클럭(SCLK), 수평동기신호(HSYNC), 수직동기신호(VSYNC) 및 프레임 스타트신호(FS)에 따라, 비디오 메모리군(A, B)에 영상데이타를 입력하기 위한 입력 어드레스를 발생하여 제1선택 출력부(169)와 제2선택 출력부(170)측으로 출력한다. 제1선택 출력부(169)는 입력 어드레스 발생부(167)로부터 인가되는 입력 어드레스와 어드레스 출력부(166)로부터 인가된은 출력 어드레스중에서, 입/출력 제어신호 발생부(168)로부터 인가되는 출력/기록 인에이블신호에 따라, 하나를 선택하여 비디오 메모리군(A)측으로 출력하며, 제2선택 출력부(170)는 입력 어드레스 발생부(167)로부터 인가되는 입력 어드레스와 어드레스 출력부(166)로부터 인가되는 출력 어드레스중에서 입/출력 제어신호 발생부(168)로부터 인버터(171)를 경유하여 인가되는 출력/기록 인에이블신호에 따라, 하나를 선택하여 비디오 메모리군(B)측으로 출력한다. 한편, 제어신호 발생부(172)는 인가되는 시스템클럭(SCLK), 수평동기신호(HSYNC), 수직동기신호(VSYNC) 및 프레임 스타트신호(FS)에 따라 칩선택신호(CS)와 제5(c)도에 나타낸 바와 같은 RAS(Row Address Strobe)신호, CAS(Column Address Strobe) 신호를 발생하여 비디오 메모리군(A, B)측으로 출력한다.
비디오 메모리군(A, B)은 라스터-블록변환 콘트롤러(160)의 제어에 따라 교대로 라스터 영상데이터를 인가받아 해당 라스터 영상 데이타를 매크로블록형태로 출력하는데, 예를들어 비디오 메모리군(A)에 라스터 영상데이타가 인가되어 기록되는 경우에 비디오 메모리군(B)은 자신에게 기록되어 있는 라스터 영상데이타를 매크로블록형태로 출력하며, 비디오 메모리군(B)에 라스터 영상데이타가 인가되어 기록되는 경우에 비디오 메모리군(A)은 자신에게 기록되어 있는 라스터 영상데이타를 매크로블록형태로 출력한다. 비디오 메모리군(A, B)이 이와 같은 동작을 수행하도록 하기 위하여, 입력 어드레스 발생부(167)에 의해 발생된 입력 어드레스와 어드레스 출력부(166)에 의해 출력되는 출력 어드레스를 비디오 메모리군(A, B)측에 교대로 출력함으로써 비디오 메모리군(A, B)에게 데이타를 입, 출력하기 위한 어드레스를 제공하는 바, 이와 같은 입력 어드레스와 출력 어드레스를 선택하여 출력하는 동작을 제1 및 제2선택 출력부(169, 170)에 의해 수행된다. 또한, 입/출력 제어신호 발생부(168)는 출력/기록 인에이블신호를 교대로 출력하는데, 출력 인에이블신호를 출력하는 경우에는 하이레벨(High level) 신호를 출력하고, 기록 인에이블신호를 출력하는 경우에는 로우레벨(Low Level) 신호를 출력하고, 입/출력 제어신호 발생부(168)로부터 직접 출력되는 출력/기록 인에이블신호는 비디오 메모리군(A)측에 인가되고, 입/출력 제어신호 발생부(168)로부터 인버터(171)를 경유하여 반전되어 출력하는 출력/기록 인에이블신호는 비디오 메모리군(B)측에 인가된다. 즉, 비디오 메모리군(A)과 비디오 메모리군(B)에게는 서로 반대상태의 출력/기록 인에이블신호가 인가되는 바, 비디오 메모리군(A)측에 하이레벨의 출력 인에이블신호(RE)가 인가되는 경우에는 비디오 메모리군(B)측에 로우레벨의 기록 인에이블신호가 인가되고, 비디오 메모리군(A)측에 로우레벨의 기록 인에이블신호가 인가되는 경우에는 비디오 메모리군(B)측에 하이레벨의 출력 인에이블신호(RE)가 인가된다. 이에 따라, 비디오 메모리군(A, B)은 인가되는 출력/기록 인에이블신호에 따라 라스터 영상데이타를 기록하는 동작과 기록된 라스터 영상데이타를 매크로블록형태로 출력하는 동작을 교대로 반복 수행하게 된다. 한편, 제1선택 출력부(169)는 입/출력 제어신호 발생부(168)로부터 교대로 인가되는 출력/기록 인에이블신호에 따라 입력 어드레스와 출력 어드레스중의 하나를 선택하여 출력하는 바, 하이레벨의 출력 인에이블신호(RE)가 인가되는 경우에는 어드레스 출력부(166)로부터 인가되는 출력 어드레스를 비디오 메모리군(A)측에 출력하고, 로우레벨의 기록 인에이블신호가 인가되는 경우에는 입력 어드레스 발생부(167)로부터 공급되는 입력 어드레스를 비디오 메모리군(A)측에 출력한다. 제2선택 출력부(170)는 입/출력 제어신호 발생부(168)로부터 인버터(171)를 통해 인가되는 출력/기록 인에이블신호에 따라 입력 어드레스와 출력 어드레스중의 하나를 선택하여 출력하는 바, 인버터(171)로부터 하이레벨의 출력 인에이블신호(RE)가 인가되는 경우에는 어드레스 출력부(166)로부터 인가되는 출력 어드레스를 비디오 메모리군(B)측에 출력하고, 인버터(171)로부터 로우레벨의 기록 인에이블신호가 인가되는 경우에는 입력 어드레스 발생부(167)로부터 공급되는 입력 어드레스를 비디오 메모리군(B)에 출력한다. 그리고, 어드레스 출력부(166)로부터 출력되는 어드레스는 제5도의 (c)에 나타낸 바와 같은 열어드레스((CA)와 행어드레스(RA)를 출력함으로써 1개의 매크로블록을 구성하는 2행의 8×8블록 단위로 데이타를 출력하도록 비디오 메모리군(A, B)을 어드레싱한다.
상술한 바와같이 구성된 라스터-블록변환기(120)에 대해 제5(a)도-제5(c)도에 도시된 타이밍도를 참조하여 설명한다.
먼저, 제3도에 의한 영상시스템에서 라스터-블록변환기(120)측에 영상이 입력되는 경우 제5(a)도에 도시된 바와 같은 시스템클럭(SCLK), 수평동기신호(HSYTNC), 수직동기신호(VSYNC) 및 프레임 스타트신호(FS)가 라스터-블록변환 콘트롤러(160)에 인가되는데, 이때 라스터-블록변환 콘트롤러(160)는 제5(a)도의 CASE와 같은 타이밍으로 CAS신호가 인에이블되고, 제5(a)도는 FSE와 같은 타이밍으로 프레임 처리가 인에이블된다.
시스템 클럭(sclk)은 주처리 클럭으로서 6.75MHz를 2분주하여 전송되는 13.5MHz신호이고, 수평동기신호(HYSNC)는 라스터영상구성시 각 라인의 시작을 나타내기 위해 62.5μsec 간격으로 입력되는 신호이며, 프레임스타트신호(FS)는 최대 29.97Hz로 공급되나 처리속도에 따라 감속될 수 있다. 수평동기신호(HSYNC (L))는 수평동기신호(HSYNC(S))를 확대한 것이다.
제3도에 의한 시스템에 정상동작에 개시하여 8비트의 디지탈변환된 영상데이타가 비디오 메모리군(A, B)에 인가되는 경우, 프레임스타트신호(FS), 평동기신호(HSYNC), 수직동기신호(VSYNC), 시스템클럭(SCLK)이 라스터-블록변환 콘트롤러(160)에 인가된다. 이 경우 입력되는 데이타는 한 화면의 제1라인으로부터 최종라인까지 아래로부터 입력되는 한편 각 라인에서는 좌측에서부터 우측으로 입력되는데, 이와 같이 입력되는 영상신호의 화면구성은 제2(a)도에 도시된 라스터 화면과 동일하다. 제5(b)도는 제3도의 라스터-블록변환 콘트롤러(160)에서의 동작타이밍도를 나타낸 것으로, 라스터-블록변환 콘트롤러(160)는 제5(a)도와 같은 타이밍으로 비디오 메모리부(150)에 입력된 라스터 영상데이타가 8×8블록 6개로 구성되는 매크로블록형태로 출력되도록 비디오 메모리부(150)를 제어한다. 제5(b)도에서 EPW와 SRT는 비디오 메모리부(150)에 데이타가 입력되는 경우에 라스터-블록변환 콘트롤러(160)의 기록 인에이블신호 출력동작을 나타낸 타이밍도이고, EPW는 비디오 메모리부(150)에 기입된 데이타를 매크로블록형태로 출력하는 경우에 라스터-블록변환 콘트롤러(160)의 출력 인에이블신호 발생동작을 나타낸 타이밍도이다. 즉, 제5(b)도에 도시된 타이밍도에 따르면 2개의 비디오 메모리(140)를 하나의 단위로 하여 1장의 화면이 입출력되는데, 제4도에 도시된 바와 같이 좌측의 비디오 메모리군(A)에 라스터영상이 입력되면 우측의 비디오 메모리군(B)은 선행의 라스터 영상을 매크로 블록형태로 출력하는 반면, 후속프레임의 화면에서는 비디오 메모리군(A, B)의 동작이 교대된다. 따라서, 본 발명에 따른 라스터-블록변환기(120)에서는 시간지연없이 1/30초의 속도로 입력되는 영상을 실시간으로 처리하는 고속파이프라인 구조를 갖는다.
제5(b)도에서 참조부호 N-1, N-2, …, 는 N-t번째의 영상화면이 비디오 메모리군(A, B)에서 처리되는 순서를 나타낸다 .즉, 비디오 메모리군(B)에 있는 N-3번째의 화면이 매크로블록형태로 출력되는 동안 N-2번째 화면은 비디오 메모리군(A)에 라스터 영상형태로 입력되고, 후속화면세는 비디오 메모리군(A)에 있는 N-2에 있는 N-2번재 화면이 매크로블록형태로 출력되는 동안 N-1번째 화면이 비디오 메모리군(B)에 라스터 영상형태로 입력되는데, 이와 같은 동작을 반복적으로 행함으로써 매크로블록형태의 영상데이타가 계속적으로 출력된다.
제5(c)도는 영상분할되어 재구성된 블록을 출력하기 위한 타이밍도로서, 상기 라스터-블록변환 콘트롤러(160)가 매크로블록단위의 영상을 출력하기 위한 제어신호들의 타이밍도를 나타낸 것이다. 도면에서 SCLK은 비디오 메모리부(150)에 데이타가 인가되는 경우에 라스터-블록변환 콘트롤러(160)에 인가되는 시스템클럭이다. 참조보호 ROWCLK는 비디오 메모리부(150)에 기입된 데이타를 8×8 블록 단위로 출력하는 경우 제어신호 발생부(172)가 시스템클럭(SCLK)를 카운팅하여 내부적으로 만드는 해당 8×8 블록의 각행(row)에 대한 클럭신호를 나타내는데, 제어신호 발생부(172)는 해당 클럭신호(ROWCLK)에 의거하여 RAS 신호를 발생하여 비디오 메모리부(150)측으로 출력한다. 또한, CA(0:8)와 RA(0:8)는 각각 열어드레스(Column Address)와 행어드레스(Row Address)를 나타낸 것으로 어드레스 출력부(166)로부터 출력된다. 따라서, 제5도(c)에서는 8×8블록의 2행에 해당하는 데이타(즉, 매크로블록형태의 데이타)가 비디오 메모리부(150)로부터 출력됨을 알 수 있다.
이와 같이 비디오 메모리부(150)로부터 출력된 데이타는 영상압축부호화기(180)에 인가되어 필요한 후속처리가 수행된다.
이상에서 설명한 바와 같이 본 발명에 따른 라스터-블록변환기에 의하면, 고속파이프라인 구조에 의해입력영상을 실시간 처리가능하게 되므로, 영상데이타의 압축부호화 전용으로서 적절하게 사용될 수 있으며, 특히 간단한 회로구성으로 라스터-블록변환 동작을 수행할 수 이어 경제성을 향상시킬 수 있다. 또한, 본 발명은 이에 한정되지 않고 제5(a)도에 도시된 바와 같은 타이밍이 적용될 수 있는 모든 비디오 응용제품에도 적용할 수 있다.

Claims (2)

  1. 동영상분할 및 재구성용 라스터-블록변환기에 있어서, 영상데이타를 입출력하는 비디오 메모리부(150)의 비디오 메모리는 제1 및 제2비디오 메모리군(A, B)으로 분할하고; 라스터 영상신호 입력시에 인가되는 시스템클럭(SCLK), 수평동기신호(HSYNC), 수직동기신호(VSYNC) 및 프레임 스타트신호(FS)에 따라, 상기 제1 및 제2비디오 메모리군(A, B)으로 부터 출력되는 1프래임 영상화면내의 다수 그룸(GB1-GB12)내에 배치되는 단위 매크로블록을 구성하는 각 블록(BL)간의 시작위치를 지정하여 주기위한 블록간 어드레스를 발생하여 출력하는 제1어드레스 발생부(161)와, 상기 제1어드레스 발생부(161)로부터 인가되는 블록간 어드레스에 따라, 상기 각 블록(BL)내의 화소위치를 지정하기 위한 블록내 어드레스를 발생하여 출력하는 제2어드레스 발생부(162)와, 상기 제1어드레스 발생부(161)로 부터 인가되는 블록간 어드레스에 따라, 상기 각 그룹(GB1-GB12)내에서의 각 화소에 대한 위치를 지정하기 위한 그룹내 어드레스를 발생하여 출력하는 제3어드레스 발생부(163)와, 상기 제3어드레스 발생부(163)로부터 인가되는 그룹내 어드레스에 따라, 상기 각 그룹(GB1-GB12)내에 배치된 각 매크로블록간의 시작위치를 지정하기 위한 매크로블록간 어드레스를 발생하여 출력하는 제4어드레스 발생부(164)와, 상기 제3어드레스 발생부(163)로부터 인가되는 그룹내 어드레스에 따라, 상기 각 그룹(GB1-GB12)간의 시작위치를 지정하기 위한 그룹간 어드레스를 발생하여 출력하는 제5어드레스 발생부(165)와, 상기 제3어드레스 발생부(163)로부터 인가되는 그룹내 어드레스에 따라, 상기 제1비디오 메모리군(A)의 데이타 입력/출력 동작을 제어하기 위한 출력/기록 인에이블신호를 출력하는 입/출력 제어신호 발생부(168)와, 상기 입/출력 제어신호 발생부(168)로부터 출력되는 출력/기록 인에이블신호를 반전시켜 상기 제2비디오 메모리군(B)측으로 출력하는 인버터(171)와, 상기 제2어드레스 발생부(162)로부터 인가되는 블록내 어드레스와, 상기 제4어드레스 발생부(164)로부터 인가되는 매크로 블럭간 어드레스와, 상기 제5어드레스 발생부(165)로부터 인가되는 그룹간 어드레스를 멀티플렉싱하여 만든 상기 제1 및 제2비디오 메모리군(A, B)의 영상데이타를 출력하기 위한 출력 어드레스를 출력하는 어드레스 출력부(166)와, 인가되는 상기 시스템블럭(SCLK), 수직동기신호(HSYNC), 수직동기신호(VSYNC) 및 프레임 스타트 신호(FS)에 따라, 상기 제1 및 제2비디오 메모리군(A, B)에 영상데이타를 입력하기 위한 입력 어드레스를 발생하여 출력하는 입력 어드레스 발생부(167)와, 상기 입력 어드레스 발생부(167)로부터 인가되는 입력 어드레스와 상기 어드레스 출력부(166)로부터 인가되는 출력 어드레스중에서, 상기 입/출력 제어신호 발생부(168)로 부터 인가되는 출력/기록 인에이블신호에 따라, 하나를 선택하여 상기 제1비디오 메모리군(A)측으로 출력하는 제1선택 출력부(169)와, 사이 입력 어드레스 발생부(167)로부터 인가되는 입력 어드레스와 상기 어드레스 출력부(166)로부터 인가되는 출력 어드레스중에서, 상기 입/출력 제어신호 발생부(168)로부터 인버터(171)를 경유하여 인가되는 출력/기록 인에이블신호에 따라, 하나를 선택하여 상기 제2비디오 메모리군(B)측으로 출력하는 제2선택 출력부(170)와, 인가되는 상기 시스템클럭(SCLK), 수평동기신호(HSYNC), 수직동기신호(VSYNC) 및 프레임 스타트신호(FS)에 따라, 칩선택신호(CS)와 RAS신호, CAS신호를 발생하여 상기 제1 및 제2비디오 메모리군(A, B)측으로 출력하는 제어신호 발생부(172)를 구비하는 라스터-블록변환 콘트롤러(160)를 포함하는 것을 특징으로 하는 동영상분할 및 재구성용 라스터-블록변환기.
  2. 제1항에 있어서, 상기 비디오 메모리부(150)와 라스터-블록변환 콘트롤러(160)는 집적화되어 일체로 구성되는 것을 특징으로 하는 동영상분할 및 재구성용 라스터-블록변환기.
KR1019920000958A 1992-01-24 1992-01-24 동영상분할 및 재구성용 라스터-블록변환기 KR950011308B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920000958A KR950011308B1 (ko) 1992-01-24 1992-01-24 동영상분할 및 재구성용 라스터-블록변환기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920000958A KR950011308B1 (ko) 1992-01-24 1992-01-24 동영상분할 및 재구성용 라스터-블록변환기

Publications (2)

Publication Number Publication Date
KR930017416A KR930017416A (ko) 1993-08-30
KR950011308B1 true KR950011308B1 (ko) 1995-09-30

Family

ID=19328229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920000958A KR950011308B1 (ko) 1992-01-24 1992-01-24 동영상분할 및 재구성용 라스터-블록변환기

Country Status (1)

Country Link
KR (1) KR950011308B1 (ko)

Also Published As

Publication number Publication date
KR930017416A (ko) 1993-08-30

Similar Documents

Publication Publication Date Title
WO1996016505A2 (en) System and method for generating video data and video control data in a computer system
KR100201981B1 (ko) 메모리제어장치 및 그것을 사용한 화상디코더
JPH0681304B2 (ja) 方式変換装置
JPH07104722A (ja) 画像表示システム
US7336302B2 (en) Frame memory device and method with subsampling and read-out of stored signals at lower resolution than that of received image signals
JPH03227179A (ja) 画像データ処理装置
KR950011308B1 (ko) 동영상분할 및 재구성용 라스터-블록변환기
US5311307A (en) Image processing method
JPH1084532A (ja) 信号処理装置／方法及びメモリ記憶方法
EP1353510A2 (en) Image processing apparatus and image processing method
KR100377108B1 (ko) 라스터-블록변환 데이터 처리장치
US6359660B1 (en) Semiconductor integrated circuit for converting macro-block data into raster data which is adaptable to various formats
JP4293503B2 (ja) 画像処理装置
JP3333336B2 (ja) 符号化／復号化装置
JP2004048727A (ja) 画像処理装置
JPH03236097A (ja) 画像表示方法および装置
JPH1023403A (ja) 符号化画像データの復号および表示装置
KR970003804B1 (ko) 동영상신호처리시스템에 있어서 메모리구조제어장치
KR960012486B1 (ko) 디지탈 방식 화상처리장치의 주사방식 전환장치
JPH07225562A (ja) 走査変換装置
JPH06303594A (ja) 静止画像の符号化方式、および復号化方式
JPH06101844B2 (ja) 画像処理装置
JPS59172891A (ja) 静止画伝送装置
KR19980078716A (ko) 영상데이타의 스케일링방법 및 장치
JPS646510B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980209

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee