KR950009242B1

KR950009242B1 - 고안정도의 광 씨.에이.티.브이(catv)의 분배센터용 종속클럭 발생회로

Info

Publication number: KR950009242B1
Application number: KR1019930012781A
Authority: KR
Inventors: 박상조; 유강희
Original assignee: 재단법인한국전자통신연구소; 양승택
Priority date: 1993-07-07
Filing date: 1993-07-07
Publication date: 1995-08-18
Also published as: KR950004732A

Abstract

내용 없음.

Description

고안정도의 광 씨.에이.티.브이(CATV)의 분배센터용 종속클럭 발생회로

제1도는 본 발명에 따른 전체 구성도.

제2도는 본 발명에 따른 종속클럭발생기내 표준클럭 절체제어부 및 선택부의 상세구성도.

제3(a)도는 본 발명에 따른 종속클럭분배기내 절체제어부 및 155M 클럭선택부의 상세구성도.

제3(b)도는 본 발명에 따른 종속클럭분배기내 절체제어부 및 45M 클럭선택부의 상세구성도.

제3(c)도는 본 발명에 따른 종속클럭분배기내 절체제어부 및 4M 클럭선택부의 상세구성도.

* 도면의 주요부분에 대한 부호의 설명

10, 20 : 종속클럭발생기 30 : 종속클럭분배기

11, 17 : 표준신호수신부 11-1, 21-1 : 표준신호손실검출부,

12, 22 : 표준클럭선택부 14, 24 : 기준클럭발생부

13, 23 : 표준클럭 절체제어부 15, 25 : 155M PLL부

16, 26 : 4M PLL부 15-1, 16-1, 25-1, 26-1 : 언록검출부

31 : 155M 클럭선택부 32 : 분배클럭 절체제어부

33 : 45M 클럭선택부 34 : 4M 클럭선택부

본 발명은 고안정도의 광 CATV의 분배센터용 종속클럭발생회로에 관한 것이다.

디지틀 방식은 DP-PLL(Digital Processing PLL)방식으로 교환기에 사용되는 DOTS(Digital Office Timing Supply)에서는 안정도를 높이기 위해 표준신호수신부 및 발생부를 3중화시켜 3개중 1개가 마스터로 결정하고 나머지 2개는 슬레이브로 운용시키는 방식이므로 필요이상의 복잡한 과정을 거치게 되는 문제점이 있었다.

따라서 상기 문제점을 해결하기 위하여 안출된 본 발명은, 광 CATV의 분배 센터용 종속 클럭 발생장치에서는 아날로그 방식으로 간단히 구성하여 즉, 프로세스를 사용하지 않고 표준신호 수신부 및 발생부를 이중화시키고 표준 클럭선택부 및 45M/l55M/4M클럭 선택부에 1 : 1절체시 고안정도와 연속성을 유지하도록 한 광 CATV의 분배선택(Distribution center)용 종속클럭발생장치를 구현함에 있어서 종속클럭발생장치를 이중화시켜 종속클럭분배부에서 1 : 1절체를 하는 구조로 설계하여 절체시 연속성을 유지하고 안정된 동기클럭을 제공할 수 있도록 한 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 주표준신호(DS3a)를 입력받아 클럭신호(Qa)를 출력하는 제1표준신호수신수단, 상기 제1표준신호수신수단 내에서 표준신호손실검출신호(LOSa)를 출력하는 제1표준신호손실검출수단, 상기 제1표준신호손실검출수단으로 부터의 표준신호손실검출신호(LOSa)를 입력받고 또 다른 표준신호손실검출신호(LOSb)를 입력받아 표준클럭절체제어신호를 출력하는 제1표준클럭절체제어수단, 상기 제1표준클럭절체제어수단으로 부터의 표준클럭절체제어신호를 입력받고 상기 제1표준신호수신수단으로부터의 클럭신호(Qa)와 또 다른 클럭신호(Qb)를 입력받아 표준클럭선택신호(45M-a)를 출력하는 제1표준클럭선택수단, 상기 제1표준클럭선택수단으로 부터의 표준클럭을 입력받아 기준클럭을 발생시키는 제1기준클럭발생수단, 상기 제1기준클럭발생수단으로 부터의 기준클럭을 입력받아 155M 신호를 발생하며 제1언록검출수단을 내장하는 제1 155M PLL수단, 상기 제 1기준클럭발생수단으로 부터의 기준클럭을 입력받아 4M 신호를 발생하며 제2언록검출수단을 내장하는 제1 4M PLL수단을 구비하는 제1종속클럭발생기와, 예비표준신호(SD3b)를 입력받아 클럭신호(Qb)를 출력하는 제2표준신호수신수단, 제2표준신호수신수단 내에서 표준신호손실검출신호(LOSb)를 상기 제1표준클럭절체제어수단으로 출력하는 제2표준신호손실검출수단, 상기 제1표준신호손실검출수단으로 부터의 표준신호손실검출신호(LOSb)를 입력받고 상기 제1표준클럭절체제어수단으로 부터 표준신호손실검출신호(LOSa)를 입력받아 표준클럭절체제어신호를 출력하는 제2표준클럭절체제어수단, 상기 제2표준클럭절체제어수단으로 부터의 표준클럭절체제어신호를 입력받고 상기 제2표준신호수신수단으로 부터의 클럭신호(Qb)를 입력받고 상기 제1표준수신수단으로 부터의 클럭신호(Qa)를 입력받아 표준클럭선택신호(45M-b)를 출력하는 제2표준클럭선택수단, 상기 제2표준클럭선택수단으로 부터의 표준클럭을 입력받아 기준클럭을 발생시키는 제2기준클럭발생수단, 상기 제2기준클럭발생수단으로 부터의 기준클럭을 입력받아 155M 신호를 발생하며 제3언록검출수단을 내장하는 제2 155M PLL수단, 상기 제2기준클럭발생수단으로 부터의 기준클럭을 입력받아 4M 신호를 발생하며 제4언록검출수단을 내장하는 제2 4M PLL수단을 구비하는 제2종속클럭발생부와, 상기 4개의 PLL수단내부의 제1 내지 제4 언록검출수단으로 부터의 4개의 언록 검출신호를 입력받아 분배클럭절체제어신호를 출력하는 분배클럭절체제어수단, 상기 제1 및 제2 155M PLL수단으로부터의 155M 신호(155M-a, 155M-b)를 입력받고 상기 분배클럭절체제어수단으로 부터의 분배클럭제어신호에 따라 155M 클럭을 선택하여 155.52㎒를 출력하는 155M 클럭선택수단, 상기 제1 및 제2 표준클럭선택수단으로 부터의 표준클럭선택신호(45M-a, 45-b)를 입력받고 상기 분배클럭절체제어수단으로부터의 분배클럭제어신호에 따라 45M 클럭을 선택하여 45M 클럭선택신호(44.736㎒)를 출력하는 45M 클럭선택수단, 상기 제1 및 제2 4M PLL수단으로 부터의 4M 신호를 입력받고 상기 분배클럭절체제어수단으로 부터의 분배클럭절체제어신호에 따라 4M 클럭을 선택하여 4M 클럭선택신호(4.096㎒)를 출력하는 4M 클럭선택수단을 구비하는 종속클럭분배기를 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 전체적인 구성도로서, 도면에서 10, 20은 종속클럭발생기, 30은 종속클럭분배기, 11, 17은 표준신호수신부, 11-1, 21-1은 표준신호손실검출부, 12, 22는 표준클럭선택부, 14, 24는 기준클럭발생부, 13, 23은 표준클럭절체제어부, 15, 25는 155M PLL부, 16, 26은 4M PLL부, 15-1, 16-1, 25-1, 26-l은 언록(un1ock)검출부, 31은 155M 클럭선택부, 32는 분배클럭절체제어부, 33은 45M 클럭선택부, 34는 4M 클럭선택부를 각각 나타낸다.

도면에 도시한 바와 같이 본 발명은, 주표준신호(DS3a)를 입력받아 클럭신호(Qa)를 출력하는 표준신호수신부(11), 상기 표준신호수신부(11)내에서 표준신호손실검출신호(LOSa)를 출력하는 표준신호손실검출부(11-1), 상기 표준신호손실검출부(11-1)로 부터의 표준신호손실검출신호(LOSa)를 입력받고 또 다른 표준신호손실검출신호(LOSb)를 입력받아 표준클럭절체제어신호를 출력하는 표준클럭절체제어부(13), 상기 표준클럭절체제어부(13)로 부터의 표준클럭절체제어신호를 입력받고 상기 표준신호수신부(11)로부터의 클럭신호(Qa)와 또 다른 클럭신호(Qb)를 입력받아 표준클럭선택신호(45M-a)를 출력하는 표준클럭선택부(12), 상기 표준클럭선택부(12)로 부터의 표준클럭을 입력받아 기준클럭을 발생시키는 기준클럭발생부(14), 상기 기준클럭발생부(14)로 부터의 기준클럭을 입력받아 155M 신호를 발생하며 언록검출부(15-1)를 내장하는 155M PLL부(15), 상기 기준클럭발생부(14)로 부터의 기준클럭을 입력받아 4M 신호를 발생하며 언록검출부(16-1)를 내장하는 4M PLL부(16)를 구비하는 종속클럭발생기(10)와, 예비표준신호(DS3b)를 입력받아 클럭신호(QB)를 출력하는 표준신호수신부(21), 상기 표준신호수신부(21)내에서 표준신호손실검출신호(LOSb)를 상기 표준클럭절체제어부(13)로 출력하는 표준신호손실검출부(21-1), 상기 표준신호손실검출부(11-1)로 부터의 표준신호손실검출신호(LOSb)를 입력받고 상기 표준클럭절체제어부(13)로 부터 표준신호손실검출신호(LOSa)를 입력받아 표준클럭절체제어신호를 출력하는 표준클럭절체제어부(23), 상기 표준클럭절체제어부(23)로 부터의 표준클럭절체제어신호를 입력받고 상기 표준신호수신부(21)로 부터의 클럭신호(Qb)를 입력받고 상기 표준신호수신부(1)로 부터의 클럭신호(Qa)를 입력받아 표준클럭선택신호(45M-b)를 출력하는 표준클럭선택부(22), 상기 표준클럭선택부(22)로 부터의 표준클럭을 입력받아 기준클럭을 발생시키는 기준클럭발생부(24), 상기 기준클럭발생부(24)로부터의 기준클럭을 입력받아 155M 신호를 발생하며 언록검출부(25-l)를 내장하는 155M PLL부(25), 상기 기준클럭발생부(24)로부터의 기준클럭을 입력받아 4M 신호를 발생하며 언록검출부(26-1)를 내장하는 4M PLL부(26)를 구비하는 종속클럭발생기(20)와, 상기 4개의 PLL부(15, 16, 2, 26)내부의 언록검출부(15-1, 16-l, 25-1, 26-1)로 부터의 4개의 언록검출신호를 입력받아 분배 클럭절체제어신호를 출력하는 분배클럭절체제어부(32), 상기 2개의 155M PLL부(15, 25)로 부터의 155M 신호(155M-a, 155M-b)를 입력받고 상기 분배클럭절체제어부(32)로 부터의 분배클럭제어신호에 따라 155M 클럭을 선택하여 155.52㎒를 출력하는 155M 클럭선택부(31), 상기 2개의 표준클럭선택부(12 ,22)로 부터의 표준클럭선택신호(45M-a, 45M-b)를 입력받고 상기 분배클럭절체제어부(32)로 부터의 분배클럭제어신호에 따라 45M 클럭을 션택하는 45M 클럭선택신호(44.736㎒)를 출력하는 45M 클럭선택부(33), 상기 2개의 4M PLL부(16, 26)로 부터의 4M 신호를 입력받고 상기 분배클럭절체제어부(32)로 부터의 분배클럭절체제어신호에 따라 4M 클럭을 선택하는 4M 클럭선택신호(4.096㎒)를 출력하는 4M 클럭선택부(34)를 구비하는 종속클럭분배기(30)로 구성된다.

상기 구성에 대한 상세 설명은 도면 제2도 이하를 참조하여 설명한다.

제2도는 표준클럭절체제어부 및 선택부의 상세 회로도로서 도면에서 131은 정상복귀검출기, 132, 134는 앤드게이트, 133은 OR게이트를 각각 나타낸다.

도면에 도시한 바와 같이 표준클럭절체제어부(13), 표준신호손실검출부(11-1)로 부터의 표준손실검출신호를 입력받아 정상복귀검출신호를 출력하는 정상복귀검출기(131),상기 제1도의 표준신호수신부(11)로 부터의 클럭신호(Qa)를 일입력으로 하고 상기 정상복귀검출신호를 타입력으로 하여 논리곱연산하는 앤드게이트(132), 상기 정상복귀검출신호의 반전된 신호를 일입력으로 하고 상기 제1도의 표준신호검출신호(LOS-b)를 타입력으로 하여 논리곱연산하는 앤드게이트(134), 상기 앤드게이트(132)의 출력신호를 일입력으로 하고 상기 앤드게이트(134)의 출력신호를 타입력으로하여 논리합연산하는 OR게이트(133)로 구성되며, 표준클럭선택부(12)는 상기 OR게이트(133)로 부터의 출력신호를 입력단자 I3로 받고 입력단자 I2로는 상기 표준신호수신부(17)로 부터의 클럭신호(Qb)를 입력받으며 상기 표준신호수신부(11)로 부터 클럭신호(Qa)를 입력단자 I1,I0로 입력받고 상기 표준신호손실검출부(I1-1)로 부터의 표준신호손실검출부(17-1)로 부터의 표준신호손실검출신호(LOS-b)를 선택제어단자 S1로 입력받아 상기 제1도의 기준클럭발생부(14)로 출력하는 4 : 1 멀티플렉서로 구현하였다.

그리고, 표준클럭절체제어부(23)는, 상기 표준클럭절체제어부(13)와 동일한 구조로서, 종속클럭발생부(10)내의 소자와 종속클럭발생부(20)내의 소자의 작용은 상호간에 대치하는 소자로 대응된다.

제3도는 분배클럭절체부 및 155M 클럭선택부의 구성부로서 도면에서 321, 322, 324, 325, 327, 328, 330, 331, 333, 334, 336, 337은 앤드게이트, 326, 332, 338은 OR게이트, 323, 329, 335는 동기복귀검출기를 각각 나타낸다.

도면에 도시한 바와 같이 분배 클럭절체부(32)는, 각각의 클럭에 따라 클럭절체부를 공유하는데 여기서는 편의상 각각의 클럭에 따른 클럭절체부를 구분하여 설명한다.

우선, 155M 클럭절체 제어부는, 상기 제1도의 언록검출부(15-1)의 155M 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 상기 언록검출부(16-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱 연산한 후 클럭셀신호(CLKSEL-a)를 출력하는 앤드게이트(321), 상기 제1도의 언록검출부(25-1)의 언록검출부(155M UNLOCK-a)를 일입력으로 하고 언록검출부(26-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭 셀신호(CLKSEL-b)를 출력하는 앤드게이트(322), 상기 앤드게이트(321)로 부터의 클럭 셀신호(CLKSEL-a)를 입력받아 동기복귀검출신호를 출력하는 동기복귀검출기(323), 상기 제1도의 155M PLL부(15)로 부터의 155M 신호를 일입력으로 하고 동기복귀검출신호를 타입력으로 하여 논리곱 연산하는 앤드게이트(324), 상기 동기복귀검출기(323)로 부터의 동기복귀검출신호를 반전된 신호로 입력하고 상기 앤드게이트(321)로 부터의 클럭셀신호(CLKSEL-a)를 타입력으로 하여 논리곱연산하는 앤드게이트(325), 상기 엔드게이트(324)로 부터의 출력신호를 일입력으로 하고 상기 앤드게이트(325)로 부터의 출력신호를 타입력으로 하여 논리합연산하는 OR게이트(236)로 구성되고, 155M 클럭선택부(31)는 상기 OR게이트(326)로 부터의 출력신호를 입력단자 I3로 받아 입력단자 I2로는 상기 155M PLL부(25)로 부터의 클럭신호(155M-b)를 입력받으며 상기 155M PLL부(15)로 부터의 클럭신호(155M-a)를 입력단자 I1, I0로 입력받아 상기 앤드게이트(322)로부터의 클럭셀신호(CLKSEL-b)를 선택제어단자 S0로, 상기 앤드게이트(321)로부터의 출력신호를 선택제어단자 S1로 입력받은 선택제어신호에 따른 멀티플렉싱 신호(155, 520㎒)를 출력하는 4 : 1 멀티플렉서로 구현하였다.

45M 클럭절체제어부는, 상기 제1도의 언록검출부(15-1)의 155M 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 상기 언록검출부(16-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱 연산한 후 클럭셀신호(CLKSEL-a)를 출력하는 앤드게이트(327), 상기 제1도의 언록검출부(25-1)의 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 언록검출부(26-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭셀신호(CLKSEL-b)를 출력하는 앤드게이트(328), 상기 앤드게이트(327)로부터의 클럭셀신호(CLKSEL-a)를 입력받아 동기복귀검출신호를 출력하는 동기복귀검출기(329), 상기 제1도의 표준클럭선택부(12)로부터의 표준클럭선택신호(45M-a)를 일입력으로 하고 상기 동기복귀검출기(329)로 부터의 동기복귀검출신호를 타입력으로 하여 논리곱 연산하는 앤드게이트(330), 상기, 동기복귀검출기(329)로 부터의 동기복귀검출신호를 반전된 신호로 입력하고 상기 앤드게이트(327)로 부터의 클럭셀신호(CLKSEL-a)를 타입력으로 하여 논리곱연산하는 앤드게이트(331), 상기 앤드게이트(330)로 부터의 출력신호를 일입력으로 하고 상기 앤드게이트(331)로 부터의 출력신호를 타입력으로하여 논리합연산하는 OR게이트(332)로 구성되고, 45M 클럭선택부(33)는 상기 OR게이트(332)로 부터의 출력신호를 입력단자 I3로 받고 입력단자 I2로는 상기 표준클럭선택부(18)로부터의 표준클럭선택신호(45M-b)를 입력받으며 상기 표준클럭선택부(12)로부터의 표준클럭선택신호(45M-b)를 입력단자 I1, I0로 입력받고 상기 앤드게이트(328)로 부터의 클럭 셀신호(CLKSEL-b)를 선택제어단자 S0로, 상기 앤드게이트(327)로 부터의 출력신호를 선택제어단자 S1로 입력받아 선택제어신호에 따른 멀티플렉싱신호(44.736㎒)를 출력하는 4 : 1 멀티플렉서로 구현하였다.

그리고 4M 클럭절체제어부는, 상기 제1도의 언록검출부(15-1)의 155M 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 상기 언록검출부(16-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱 연산한 후 클럭셀신호(CLKSEL-a)를 출력하는 앤드게이트(333), 상기 제1도의 언록검출부(25-1)의 언록 검출신호(155M UNLOCK-a)를 일입력으로 하고 언록검출부(26-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭셀신호(CLKSEL-b)를 출력하는 앤드게이트(334), 상기 앤드게이트(333)로부터의 클럭셀신호(CLKSEL-a)를 입력받아 동기복귀검출신호를 출력하는 동기복귀검출기(335), 상기 제1도의 4M PLL부(16)로 부터의 4M 신호를 일입력으로 하고 상기 동기복귀검출신호를 타입력으로 하여 논리곱 연산하는 앤드게이트(336), 상기 동기복귀검출기(335)로 부터의 동기복귀검출신호를 반전된 신호로 입력하고 상기 앤드게이트(333)로 부터의 클럭 셀신호(CLKSEL-a)를 타입력으로 하여 논리곱연산하는 앤드게이트(337), 상기 앤드게이트(336)로 부터의 출력신호를 일입력으로 하고 상기 앤드게이트(337)로 부터의 출력신호를 타입력으로 하여 논리합연산하는 OR게이트(338)로 구성되고, 4M 클럭선택부(34)는 상기 OR게이트(338)로부터의 출력신호를 입력단자 I3로 받아 입력단자 I2로는 상기 4M PLL부(26)로 부터의 클럭신호(4M-b)를 입력받으며 상기 4M PLL부(16)로 부터의 클럭신호(4M-a)를 입력단자 I1, I0로 입력받아 상기 앤드게이트(334)로 부터의 클럭셀신호(CLKSEL-b)를 선택제어단자 S0로, 상기 앤드게이트(333)로 부터의 출력신호를 선택제어단자 S1로 입력받은 선택제어신호에 따라 멀티플렉싱 신호(4.096㎒)를 출력하는 4 : 1 멀티플렉서로 구현하였다.

상기 구성에 대한 상세한 설명은 다음과 같다.

종속클럭발생기(10), 종속클럭발생기(20)에서 표준클럭선택의 절체에 대해 살펴보면, 표준신호수신부(11)는 주표신호를 받아 클럭 Qa(45M CLK-a)을 추출하고, 표준손실검출신호(LOSa)를 출력한다. 주 표준신호가 손실시 상기 표준손실검출신호(LOS-a)는 로우(low)가 되고 정상일때 하이(high)가 된다.

표준신호수신부(21)는 예비표준신호를 받아 클럭 Qb(45M CLK-b)을 추출하고, 표준손실검출신호(LOS-b)를 출력한다. 예비표준신호가 손실시 상기 표준손실검출신호(LOS-b) 는 로우가 되고 정상일 때 하이가 된다.

종속클럭발생기(10), 종속클럭발생기(20)에서 표준클럭선택부(12, 22)의 동작원리는 아래 ＜표 1＞과 같다.

[표 1]

종속클럭발생기내 표준클럭선택부의 선택논리

주표준신호(DS3-a) 및 표준신호수신부(11)와 예비표준신호(DS3-b) 및 표준신호수신부(21)가 모두 정상일때는 상기 표준클럭선택부(12, 22)의 출력은 그 이전 출력이 선택되도록 설계되어야 불필요한 절체를 줄이고, 절체의 안정성을 확보할 수 있다.

제2도의 표준클럭절체제어부(13)의 정상복귀검출기(131)의 초기 출력은 하이이고, 주표준신호(DS3-a) 및 표준신호수신부(11)가 비정상에서 정상으로 복귀될 때만 표준신호손실검출신호(LOS-a)로부터 상기 표준클럭절체제어부(13)의 정상복귀검출기(131)의 출력을 로우의 상태가 되도록 하면 상기 ＜표 1＞의 순서1, 3, 5에 표준클럭선택부(12, 22)의 출력은 그이전 출력이 선택된다.

즉 표준신호손실검출부(11-1)의 표준신호손실검출신호(LOS-a)로부터 정상복귀검출기(131)의 출력을 표준신호손실검출신호(LOS-a)가 로우에서 하이로 변할때를 검출하여 정상복귀검출기(131)의 출력을 로우로 하여 4 : 1 멀티플렉서로 구현된 155M 클럭선택부(31)의 입력단자 I3로의 입력을 제어함으로써 주표준신호(DS3-a) 및 표준신호수신부(11)와 예비표준신호(DS3-b) 및 표준신호수신부(21)가 모두 정상일때는 표준클럭선택부(12, 22)의 출력은 그 이전 출력이 선택되도록 불필요한 절체를 줄이고, 절체의 안정성을 유지하도록 한다.

종속클럭발생기(10), 종속클럭발생기(20)에서 표준클럭선택부(12, 22)는 동일 클럭이 선택되도록 설계하여 155M PLL부(15), 4M PLL부(16), 155M PLL부(25), 4M PLL부(26)의 기준클럭이 동일 클럭이 되도록하여, 종속클럭분배부(30)에서 클럭을 절체하여도 연속성을 유지하도록 하였다.

기준클럭발생부(14, 24)에서는 44.76㎒의 표준클럭을 466분주하여 96㎑와 1398분주하여 32㎑의 기준클럭을 만들어 각각 155M PLL부(15, 25)와 4M PLL부(16, 26)의 기준클럭으로 제공한다.

155M PLL부(15, 25)에서는 기준클럭 96㎑에 동기된 155.520㎒의 클럭을 만들고 동기가 무너질 경우 상기 155M UNLOCK 신호를 로우, 정상일때는 하이가 되게 한다.

4M PLL부(16, 26)에서는 기준클럭 32㎑에 동기된 4.092㎒의 클럭을 만든다. 동기가 무너질 경우 상기 4M UNLOCK 신호를 로우, 정상일때는 하이가 되게 한다.

종속클럭분배기(30)는 클럭절체제어부(32) 및 클럭선택부(31, 33, 34)로 구성된다.

클럭선택부(31, 33, 34)의 절체신호로 사용되는 CLKSEL-a와 CLKSEL-b는 각각 155M UNLOCK-a와 4M UNLOCK-b의 논리곱연산한 값으로 사용하는데, 제3도의(a), (b), (c)도에서 보듯이 클럭절체제어부(32)는 공용이다. 그렇게 함으로써, 1+1의 종속클럭발생기(10), 종속클럭발생기(20)에서 동기가 일치화된 양호한 종속클럭인{45M-a, 155M-a, 4M-a}또는{45M-b, 155M-b, 4M-b}쌍(pair)으로 선택되도록 한다.

종속클럭분배기(30)의 클럭선택부(31, 33, 34)의 동작은 아래＜표 2＞와 같이 동작한다.

[표 2]

종속클럭분배기내 클럭선택부의 선택논리

{155M PLL부(15), 4M PLL부(16)}와{155M PLL부(25)}가 모두 정상일때는 클럭선택부(31, 33, 34)의 출력은 그 이전 출력이 선택되도록 설계되어야 불필요한 절체를 줄이고, 절체의 안정성을 확보할 수 있다.

상기 제2도에서 정상복귀검출기(131)의 초기출력은 "1"이고, {155M PLL부(15), 4M PLL부(16)}가 비동기상태에서 동기상태로 복귀될때만 CLKSEL-a로부터 "0"상태가 되도록 하면 ＜표 2＞의 순서 1, 5, 9에서 클럭선택부(31, 33, 34)의 출력은 그 이전 출력이 선택된다.

즉 155M UNLOCK와 4M UNLOCK-a의 논리곱연산값으로부터 정상복귀검출기(131)의 출력을 CLKSEL-a가 로우에서 하이로 변할때를 검출하여 정상복귀검출기(131)의 출력을 로우로 하여 4 : 1 멀티플렉서로 구현된 클럭선택부(31, 33, 34)의 입력단자 13로의 입력을 제어함으로써 {155M PLL부(15), 4MPLL부(16)}와 {155M PLL부(25), 4M PLL부(26)}이 모두 정상일때는 클럭선택부(31, 33, 34)의 출력은 그 이전 출력이 선택되도록 하여, 절체의 안정성을 확보하도록 한다.

따라서 상기와 같은 본 발명은 종속클럭발생기를 이중화로 구성하고 종속클럭분배기는 1 : 1 절체로 구성하여 기준클럭 및 클럭분배부에서의 1 : 1 절체시 연속성을 고려하여 설계함으로써 광 CATV 분배 센터용 종속클럭을 안정적으로 공급할 수 있다.

Claims

주표준신호(DS3a)를 입력받아 클럭신호(Qa)를 출력하는 제1표준신호수신수단(11),상기 제1표준신호수신수단(11)내에서 표준신호손실검출신호(LOSa)를 출력하는 제1표준신호손실검출수단(11-1), 상기 제1표준신호손실검출수단(11-1)로부터의 표준신호손실검출신호(LOSa)를 입력받고 또 다른 표준신호손실검출신호(LOSb)를 입력받아 표준클럭절체제어신호를 출력하는 제1표준클럭절체제어수단(13), 상기 제1표준클럭절체제어수단(13)으로부터의 표준클럭절체제어신호를 입력받고 상기 제1표준신호수신수단(11)으로부터의 클럭신호(Qa)와 또 다른 클럭신호(Qb)를 입력받아 표준클럭선택신호(45M-a)를 출력하는 제1표준클럭선택수단(12), 상기 제1표준클럭선택수단(12)으로부터의 표준클럭을 입력받아 기준클럭을 발생시키는 제1기준클럭발생수단(14), 상기 제1기준클럭발생수단(14)으로부터의 기준클럭을 입력받아 155M 신호를 발생하며 제1언록검출수단(15-1)를 내장하는 제1 155M PLL수단(15), 상기 제1기준클럭발생수단(14)으로부터의 기준클럭을 입력받아 4M 신호를 발생하여 제2언록검출수단(16-1)를 내장하는 제1 4M PLL수단(16)를 구비하는 제1종속클럭발생수단(10)과, 예비표준신호(DS3b)를 입력받아 클럭신호(Qb)를 출력하는 제2표준신호수신수단(21), 상기 제2표준신호수신수단(21)내에서 표준신호손실검출신호(LOSb)를 상기 제1표준클럭절체제어수단(13)으로 출력하는 제2표준신호손실검출수단(21-1), 상기 제1표준신호손실검출수단(11-1)으로부터의 표준신호손실검출신호(LOSb)를 입력받고 상기 제1표준클럭절체제어수단(13)으로부터 표준신호손실검출신호(LOSa)를 입력받아 표준클럭절체제어신호를 출력하는 제2표준클럭절체제어수단(23), 상기 제2표준클럭절체제어수단(23)으로부터의 표준클럭절체제어신호를 입력받고 상기 제2표준신호수신수단(21)으로부터의 클럭신호(Qb)를 입력받고 상기 제1표준신호수신수단(11)으로부터의 클럭신호(Qa)를 입력받아 표준클럭선택신호(45M-b)를 출력하는 제2표준클럭선택수단(22), 상기 제2표준클럭선택수단(22)으로부터의 표준클럭을 입력받아 기준클럭을 발생시키는 제2기준클럭발생수단(24), 상기 제2기준클럭발생부(24)로부터의 기준클럭을 입력받아 155M 신호를 발생하며 제3언록검출수단(25-1)를 내장하는 제2 155M PLL수단(25), 상기 제2기준클럭발생수단(24)으로부터의 기준클럭을 입력받아 4M 신호를 발생하며 제4언록검출수단(26-1)를 내장하는 제2 4M PLL수단(26)를 구비하는 제2종속클럭발생수단(20)과, 상기 4개의 PLL수단(15, 16, 25, 26) 내부의 제1 내지 제4언록검출수단(15-1, 16-1, 25-1, 26-1)으로부터의 4개의 언록검출신호를 입력받아 분배클럭절체제어신호를 출력하는 분배클럭절체제어수단(32), 상기 제1 및 제2 155M PLL수단(15, 25)으로부터의 155M 신호(155M-a, 155M-b)를 입력받고 상기 분배클럭절체제어부(32)로부터의 분배클럭제어신호에 따라 155M 클럭을 선택하여 155.52㎒를 출력하는 155M 클럭선택수단(31), 상기 제1 및 제2표준클럭선택수단(12, 22)으로부터의 표준클럭선택신호(45M-a, 45M-b)를 입력받고 상기 분배클럭절체제어수단(32)으로부터의 분배클럭제어신호에 따라 45M 클럭을 선택하여 45M 클럭선택신호(44.736㎒)를 출력하는 45M 클럭선택수단(33), 상기 제1 및 제2 4M PLL수단(16, 26)으로부터의 4M 신호를 입력받고 상기 분배클럭절체제어수단(32)으로부터의 분배클럭절체제어신호에 따라 4M 클럭을 선택하여 4M 클럭선택신호(4.096㎒)를 출력하는 4M 클럭선택수단(34)을 구비하는 종속클럭분배수단(30)을 구비하는 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1항에 있어서, 상기 제1표준클럭절체제어수단(13)는; 상기 표준신호손실검출수단(11-1)으로부터의 표준신호손실검출신호를 입력받아 정상복귀검출신호를 출력하는 정상복귀검출기(131), 상기 표준신호수신수단(11)으로부터의 클럭신호(Qa)를 일입력으로 하고 상기 정상복귀검출신호를 타입력으로 하여 논리곱연산하는 제1논리곱연산수단(132), 상기 정상복귀검출기(131)로부터의 정상복귀검출신호의 반전된 신호를 일입력으로 하고 상기 표준신호손실검출신호(LOS-b)를 타입력으로 하여 논리곱연산하는 제2논리곱연산수단(134), 상기 제1논리곱연산수단(132)의 출력신호를 일입력으로 하고 상기 제2논리곱연산수단(134)의 출력신호를 타입력으로 하여 논리합연산하는 논리합연산수단(133)을 구비하는 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1 또는 제2항에 있어서, 상기 제1표준클럭선택수단(12)는; 상기 논리합연산수단(133)으로부터의 출력신호를 입력단자 I3로 받고 입력단자 I2로는 상기 제2표준신호수신수단(21)으로부터의 클럭신호(Qb)를 입력받으며 상기 제1표준신호수신수단(11)으로부터의 클럭신호(Qa)를 입력단자 I1, I0로 입력받고 상기 제1표준신호손실검출수단(11-1)으로부터의 표준신호손실검출신호(LOS-a)를 선택제어단자 S0로, 상기 제2표준신호손실검출수단(21-1)으로부터의 표준신호손실검출신호(LOS-b)를 선택제어단자 S1로 입력받아 상기 제1기준클럭발생수단(14)으로 출력하는 4 : 1 멀티플렉서인 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1항에 있어서, 상기 분배클럭절체제어수단(32)내의 155M 클럭절체를 위한 제어수단은; 상기 제1언록검출수단(15-1)의 155M 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 상기 제2언록검출수단(16-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭 셀신호(CLKSEL-a)를 출력하는 제1논리곱연산수단(321), 상기 제3언록검출수단(25-1)의 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 제4언록검출수단(26-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭 셀신호(CLKSEL-b)를 출력하는 제2논리곱연산수단(322), 상기 제1논리곱연산수단(321)으로부터의 클럭 셀신호(CLKSEL-a)를 입력받아 동기복귀검출신호를 출력하는 동기복귀검출기(323), 상기 제1도의 155M PLL수단(15)으로부터의 155M 신호를 일입력으로 하고 상기 동기복귀검출신호를 타입력으로 하여 논리곱연산하는 제3논리곱연산수단(324), 상기 동기귀검출기(323)로부터의 동기복귀검출신호를 반전된 신호로 입력하고 상기 제1논리곱연산수단(321)으로부터의 클럭셀신호(CLKSEL-a)를 타입력으로 하여 논리곱연산하는 제4논리곱연산수단(325), 상기 제3논리곱연산수단(324)으로부터의 출력신호를 일입력으로 하고 상기 제4논리곱연산수단(325)으로부터의 출력신호를 타입력으로 하여 논리합연산하는 논리합연산수단(326)을 구비하는 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1 또는 제4항에 있어서, 상기 155M 클럭선택수단(31)는; 상기 논리합연산수단(326)으로부터의 출력신호를 입력단자 I3로 받고 입력단자 I2로는 상기 제2 155M PLL수단(25)으로부터의 클럭신호(155M-b)를 입력받으며 상기 제1 155M PLL수단(15)으로부터의 클럭신호(155M-a)를 입력단자 I1, I0로 입력받아 상기 제2논리곱연산수단(322)으로부터의 클럭 셀신호(CLKSEL-b)를 선택제어단자 S0로, 상기 제1논리곱연산수단(321)으로부터의 출력신호를 선택제어단자 S1로 입력받은 선택제어신호에 따른 멀티플렉싱신호(155.520㎒)를 출력하는 4 : 1 멀티플렉서인 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1항에 있어서, 상기 분배클럭절체제어수단(32)내의 45M 클럭절체를 위한 제어부는; 상기 제1언록검출수단(15-1)의 155M 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 상기 제2언록검출수단(16-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭 셀신호(CLKSEL-a)를 출력하는 제1논리곱연산수단(321), 상기 제3언록검출수단(25-1)의 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 제4언록검출수단(26-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭 셀신호(CLKSEL-b)를 출력하는 제2논리곱연산수단(322),상기 제1논리곱연산수단(321)으로부터의 클럭 셀신호(CLKSEL-a)를 입력받아 동기복귀검출신호를 출력하는 동기복귀검출기(323), 상기 제1표준클럭선택수단(12)으로부터의 표준클럭선택신호(45M-a)를 일입력으로 하고 상기 동기복귀검출기(323)로부터의 동기복귀검출신호를 타입력으로 하여 논리곱연산하는 제3논리곱연산수단(324), 상기 동기복귀검출기(323)로부터의 동기복귀검출신호를 반전된 신호로 입력하고 상기 제1논리곱연산수단(321)으로부터의 클럭 셀신호(CLKSEL-a)를 타입력으로 하여 논리곱연산하는 제4논리곱연산수단(325), 상기 제3논리곱연산수단(324)으로부터의 출력신호를 일입력으로 하고 상기 제4논리곱연산수단(326)으로부터의 출력신호를 타입력으로 하여 논리합연산하는 논리합연산수단(326)을 구비하고 있는 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1 또는 제6항에 있어서, 상기 45M 클럭선택수단(33)는; 상기 논리합연산수단(326)으로부터의 출력신호를 입력단자 I3로 받고 입력단자 I2는 상기 제1표준클럭선택수단(18)으로부터의 표준클럭선택신호(45M-b)를 입력받으며 상기 제1표준클럭선택수단(12)으로부터의 표준클럭선택신호(45M-a)를 입력단자 I1, I0로 입력받고 상기 제2논리곱연산수단(322)으로부터의 클럭 셀신호(CLKSEL-b)를 선택제어단자 S0로, 상기 제1논리곱연산수단(321)으로부터의 출력신호를 선택제어단자 S1로 입력받은 선택제어신호에 따른 멀티플렉싱신호(44.736㎒)를 출력하는 4 : 1 멀티플렉서인 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1항에 있어서, 상기 분배클럭절체제어수단(32)내의 4M 클럭절체를 위한 제어수단은; 상기 제1언록검출수단(15-1)의 155M 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 상기 제2언록검출수단(16-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭셀신호(CLKSEL-a)를 출력하는 제1논리곱연산수단(321), 상기 제3언록검출수단(25-1)의 언록검출신호(155M UNLOCK-a)를 일입력으로 하고 상기 제4언록검출수단(26-1)의 4M 언록검출신호(4M UNLOCK-b)를 타입력으로 하여 논리곱연산한 후 클럭셀신호(CLKSEL--b)를 출력하는 제2논리곱연산수단(322), 상기 제2논리곱연산수단(322)으로부터의 클럭 셀신호(CLKSEL-a)를 입력받아 동기복귀검출신호를 출력하는 동기복귀검출기(323), 상기 제1 4M PLL수단(16)으로부터의 4M 신호를 일입력으로 하고 상기 동기복귀검출신호를 타입력으로 하여 논리곱연산하는 제3논리곱연산수단(324), 상기 동기복귀검출기(323)로부터의 동기복귀검출신호를 반전된 신호로 입력하고 상기 제 1논리곱연산수단(321)으로부터의 클럭 셀신호(CLKSEL-a)를 타입력으로 하여 논리곱연산하는 제4논리곱연산수단(325), 상기 제 3논리곱연산수단(324)으로부터의 출력신호를 일입력으로 하고 상기 제4논리곱연산수단(325)으로부터의 출력신호를 타입력으로 하여 논리합연산하는 논리합연산수단(326)를 구비하고 있는 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.
제1 또는 제8항에 있어서, 상기 4M 클럭선택수단(34)는; 상기 논리합연산수단(326)으로부터의 출력신호를 입력단자 I3로 받고 입력단자 I2로는 상기 제2 4M PLL수단(26)으로부터의 클럭신호(4M-b)를 입력받으며 상기 제1 4M PLL수단(16)으로부터의 클럭신호(4M-a)를 입력단자 I1, I0로 입력받아 상기 제2논리곱연산수단(322)으로부터의 클럭셀신호(CLKSEL-b)를 선택제어단자 S0로, 상기 제1논리곱연산수단(321)으로부터의 출력신호를 선택제어단자 S1로 입력받은 선택제어신호에 따라 멀티플렉싱 신호(4.096㎒)를 출력하는 4 : 1 멀티플렉서인 것을 특징으로 하는 고안정도의 광 CATV의 분배센터용 종속클럭 발생회로.