KR950007768Y1 - 박형 플렉시블 패키지 - Google Patents

박형 플렉시블 패키지 Download PDF

Info

Publication number
KR950007768Y1
KR950007768Y1 KR92024096U KR920024096U KR950007768Y1 KR 950007768 Y1 KR950007768 Y1 KR 950007768Y1 KR 92024096 U KR92024096 U KR 92024096U KR 920024096 U KR920024096 U KR 920024096U KR 950007768 Y1 KR950007768 Y1 KR 950007768Y1
Authority
KR
South Korea
Prior art keywords
chip
package
signal connection
chip support
semiconductor chip
Prior art date
Application number
KR92024096U
Other languages
English (en)
Other versions
KR940017909U (ko
Inventor
박준수
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR92024096U priority Critical patent/KR950007768Y1/ko
Publication of KR940017909U publication Critical patent/KR940017909U/ko
Application granted granted Critical
Publication of KR950007768Y1 publication Critical patent/KR950007768Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

내용 없음.

Description

박형 플렉시블 패키지
제1도 및 제2도는 종래 일반적인 플라스틱 패키지를 보인것으로,
제1도는 종래 플라스틱 패키지를 전체구조를 보인 종단면도.
제2도는 종래 리드프레임의 구조를 보인 칩 부착 상태의 평면도.
제3도 및 제4도는 본 고안에 의해 박형 플렉시블 패키지를 설명하기 위한 도면으로서,
제3도는 본고안 박형 플렉시블 패키지의 전체구조를 보인 종단면도이고,
제4도는 본고안에 사용되는 칩지지 및 신호연결부재의 구조를 보인 칩부착 상태의 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체칩 11a: 본드패드
20 : 칩지지 및 신호연결부재 21 : 플렉시블필름
21a : 칩지지부 21b : 사각리드노출공
22 : 신호연결리드 22a : 팁(Tip)
21b : 테스트패드 30a : 금속와이어
40 : 몰드수지
본 고안은 반도체 패키지, 예컨데 일반적인 리드프레임의 사용을 배제하고, 유동성을 가진 소정크기의 절연필름에 다수개의 신호연결리드들을 배열한 구조이 칩지지 및 신호연결부재를 채용하여 이 칩지지 및 신호연결 부재에 반도체 칩을 부착고정하여 상기 리드에 와이어 본딩하고, 상부에 에폭시를 디스펜딩(Dispensing)하여 구성하는 박형 플렉시블 패키지에 관한 것으로, 특히 패키지를 박형화 함과 아울러 소정의 유동성을 갖게 됨으로써 좁은 공간에도 실장할 수 있게 하는 등 실장을 용이하게 하고, 패키지의 제조공정 간소화 및 제조원가절감을 도모하여 또 공정중에 프리-테스트(Pre-test)를 가능하게 함으로써 제품의 생산성이 향상을 도모하는 박형 플렉시블 패키지에 관한 것이다.
일반적으로 반도체 패키지는 제1도 및 제2도에 도시한 바와 같이, 반도체 칩을 지지함과 아울러 신호전달체계를 이루는 소정형상의 리드프레임을 이용하여 제작하게 되는데 리드프레임의 패들(1)위에 온-에폭시(Ag-Epoxy)(2)를 이용하여 반도체칩(3)을 부착고정하고, 다이본딩(Die Bonding)된 상기 칩(3)의 본드패드(3a)와 리드프레임의 인너리드(4)를 금속와이어(5)를 이용하여 전기적으로 접속 연결시키며, 이후 와이어본딩(Wire Bonding)된 상기 칩(3)과 리드프레임의 인너리드(4)를 포함하는 일정면적을 몰드수지(6)로 몰딩하여 패키지 몸체를 형성하고, 상기 패키지 몸체의 양외측으로 외향돌출된 아웃리드(7)를 트림/포밍함으로써 제1도와 같은 반도체 패키지를 구성하게 된다.
도면 중 미설명 부호 8 및 8'는 사이드레일, 9는 타이바, 10은 댐바를 각각 보인것이다.
이와 같이 된 반도체 패키지는 제작이 완전히 끝난 제1도와 같은 상태에서 소정의 테스트용 소켓(socket)을 이용하여 테스트를 행하게 되며, 테스트 완료된 패키지는 그의 양외측으로 돌출된 아웃리드(7)들을 이용, 기판에 리플로워 솔더링하는 것에 의하여 실장되어 소지의 동작을 하게 된다.
그러나, 상기한 바와 같은 종래 반도체 패키지는 몰드수지(6)의 몰딩이 필수적이므로 박형 패키지를 구성하는데 한계가 있는 것이었고, 플렉시블 타입이 아닌 하드타입으로 좁은 공간에는 실장이 불가능하게 되는 등 효과적인 실장이 어려운 단점이 있었으며 또한 패키지 제작을 완료한 후에야 소정의 테스트가 가능하게 되므로 생산성 저하를 초래하는 문제점이 있었다.
이를 감안하여 안출한 본 고안의 주목적은 패키지 자체를 보다 경박단소형화 시킴과 소정의 유동성을 갖게함으로써 좁은 공간에도 효과적으로 실장할 수 있게 하는 등 패키지의 실장을 용이하게 하고, 제조공정의 간소화 및 제조원가절감을 도모하는 박형 플렉시블 패키지를 제공함에 있다.
본 고안의 다른 목적은 패키지 공정중에 프리-테스트를 가능하게 함으로써 제품의 생산성 향상을 도모하는 박형 플렉시블 패키지를 제공함에 있다.
상기와 같은 본 고안의 목적을 달성하기 위하여 반도체칩과, 상기 칩이 지지되는 칩 지지부가 구비됨과 아울러 이 칩지지부의 사면에 인접하게는 소정크기의 사각리드노출공이 형성된 절연성의 플렉시블 필름 및 이 플렉시블 필름의 사각리드노출공을 가로질러 배열된 다수의 신호연결 리드로 구성되어 칩을 지지함과 아울러 신호전달체계를 이루는 칩지지 및 신호연결부재와, 상기 칩지지 및 신호연결부재의 신호연결리드들의 팁부분과 반도체칩의 본드 패드를 전기적으로 접속 연결시키기 위한 다수개의 금속와이어와, 와이어본딩 된 반도체칩과 상기 칩지지 및 신호연결부재의 신호연결리드들의 팁부분을 포함하는 상부면을 밀봉하여 패키지몸체를 형성하는 몰딩수지로 구성함을 특징으로 하는 박형 플렉시블 패키지가 제공된다.
상기 칩지지 및 신호 연결부재의 각 신호연결리드들의 단부에는 테스트패드가 각각 형성된다.
이하, 상기한 바와 같은 본 고안에 의한 박형 플렉시블 패키지를 첨부도면에 의거하여 설명한다.
제3도는 본 고안 박형 플렉시블 패키지의 전체구조를 보인 단면도이고, 제4는 본 고안 패키지에 사용되는 칩지지 및 신호연결부재의 구조를 보인 칩부착 상태의 평면도로서 이에 도시한 바와 같이, 본 고안에 의한 박형 플렉시블 패키지는 크게 반도체칩(11)과, 반도체칩(11)을 지지함과 아울러 신호전달체계를 이루며 유동가능하게 형성된 칩지지 및 칩지지 및 신호연결부재(20)와, 상기 칩지지 및 칩지지 및 신호연결부재(20)와 반도체칩(11)을 전기적으로 접속연결하기 위한 다수개의 금속와이어(30)와, 와이어본딩된 반도체칩(11)과 칩지지 및 칩지지 및 신호연결부재(20)의 일부를 포함하는 상부면을 밀봉하여 패키지몸체를 형성하기 위한 몰드수지(40)로 크게 구성되어 있다.
상기 반도체칩(1)의 상면 가장자리에는 다수개의 본드패드(11a)가 형성되어 금속와이어(30)에 의해 칩지지 및 칩지지 및 신호연결부재(20)와 전지적으로 접속연결되어 있다.
상기 칩지지 및 칩지지 및 신호연결부재(20)는 중간부에 반도체칩(11)이 부착고정되는 칩지지부(21a)가 구비됨과 아울러 그 칩지지부(21a)에 인접하게 4개의 사각리드노출공(21b)이 형성된 절연성의 플렉시블 필름(21)과, 상기 플렉시블 필름(21)의 사각리드노출공(21b)을 가로질러 배열되어 칩(11)과 금속와이어(30)에 의해 전기적으로 접속되고, 단부에는 공정진행중 즉 와이어본딩 후 프리-테스트를 하기 위한 테스트패드(22a)가 각각 형성된 다수개의 신호연결리드(22)로 구성되어 있다.
여기서 상기 테스트패드(22a)는 후술하게 되는 트림/포밍공정시 절단되어 제거된다.
또한 신호연결리드(22)들의 팁(22b)부분은 몰드수지(40)에 의한 디스펜싱 공정시 매입되고, 타단부는 패키지몸체의 외측으로 토출되는 바, 이는 소정형태로 절곡형성된다.
이와 같이 구성된 본 고안의 박형 플렉시블 패키지의 제조과정을 살펴보면 다수의 신호연결리드(22)가 배열되어 있는 플렉시블 필름(21)위에 접착제(12)를 디스펜싱하고 반도체칩(11)을 부착고정한다. 이때 칩(11)은 상기 필름의 칩지지부(21a)에 부착되고 칩의 가장자리와 리드(22)의 단부는 7-12mil정도를 유지한다.
이후, 반도체칩(11)은 본드패드(11a)와 신호연결리드(22)의 팁(22a)부분을 금속와이어(30)로 연결하고, 이와 같은 상태에서 상기 리드(22)에 형성되어 있는 테스트패드(22b)를 이용하여 본딩여부를 테스트한 후 불량인 유니트(Unit)는 제외하고 양품인 유니트만을 몰드수지(40)로 디스펜싱하여 인캡슐레이션한다.
이후 패키지몸체의 외측으로 돌출된 리드를 트림/포밍함으로써 제3도와 같은 박형 플렉시블 패키지를 제조하게 되는 것이다.
이상과 같은 본 고안에 의한 박형 플렉시블 패키지는 패키지의 두께가 얇고 플렉시블하므로 좁은 공간에 효율적으로 실장이 가능하게 되고, 또한 와이어본딩된 상태에서 프리-테스트가 가능하게 되므로 생산성을 높일 수 있다는 등의 효과가 있으며, 에폭시 디스펜싱으로 몰딩공정을 대신하므로 제조공정이 간단해지는 등 제조공정의 간소화 및 제조원가절감을 도모할 수 있다는 효과도 있다.

Claims (3)

  1. 반도체칩(11)과, 상기 반도체칩(11)을 지지함과 아울러 칩(11)의 신호전달체계를 이루며 유동가능하게 형성된 칩지지 및 신호연결부재(20)와, 상기 칩지지 및 신호연결부재(20)와 반도체칩(11)을 전기적으로 접속연결하기 위한 다수개의 금속와이어(30)와, 와이어본딩된 반도체칩(11)과 칩지지 및 칩지지 및 신호연결부재(20)의 일부를 포함하는 상부면을 밀봉하여 패키지몸체를 형성하기 위한 몰드수지(40)로 구성함을 특징으로 하는 박형 플렉시블 패키지
  2. 제1항에 있어서, 상기 칩지지 및 신호연결부재(20)는 중간부에 반도체칩(11)이 부착고정되는 칩지지부(21a)가 구비됨과 아울러 그 칩지지부(21a)에 인접하게 수개의 사각리드노출공(21b)이 형성된 절연성의 플렉시블 필름(21)과, 상기 플렉시블 필름(21)의 사각리드노출공(21b)을 가로질러 배열되고 단부에는 공정진행중 프리-테스트를 하기 위한 테스트패드(22b)가 각각 형성된 다수개의 신호연결리드(22)로 구성됨을 특징으로 하는 박형 플렉시블 패키지.
  3. 제2항에 있어서, 상기 플렉시블 필름(21)은 폴리아미드계 필름인 것을 특징으로 하는 박형 플렉시블 패키지.
KR92024096U 1992-12-01 1992-12-01 박형 플렉시블 패키지 KR950007768Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR92024096U KR950007768Y1 (ko) 1992-12-01 1992-12-01 박형 플렉시블 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR92024096U KR950007768Y1 (ko) 1992-12-01 1992-12-01 박형 플렉시블 패키지

Publications (2)

Publication Number Publication Date
KR940017909U KR940017909U (ko) 1994-07-28
KR950007768Y1 true KR950007768Y1 (ko) 1995-09-21

Family

ID=19345382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR92024096U KR950007768Y1 (ko) 1992-12-01 1992-12-01 박형 플렉시블 패키지

Country Status (1)

Country Link
KR (1) KR950007768Y1 (ko)

Also Published As

Publication number Publication date
KR940017909U (ko) 1994-07-28

Similar Documents

Publication Publication Date Title
US6242798B1 (en) Stacked bottom lead package in semiconductor devices
JPH08148644A (ja) 樹脂封止型半導体装置
KR0141952B1 (ko) 반도체 패키지 및 그 제조방법
US6534344B2 (en) Integrated circuit chip and method for fabricating the same
US20070077732A1 (en) Semiconductor device and a manufacturing method of the same
US6002181A (en) Structure of resin molded type semiconductor device with embedded thermal dissipator
KR950007768Y1 (ko) 박형 플렉시블 패키지
US20030038358A1 (en) Semiconductor package without outer leads
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
KR100262811B1 (ko) 에어 캐비티를 가지는 플라스틱 패키지 및 그 제조방법
JPH06342816A (ja) 半導体装置及びその製造方法並びにそれらに用いるリードフレーム
JP2001185567A (ja) 半導体装置およびその製造方法
KR970004618Y1 (ko) 패드가 없는 반도체 패키지
KR100281122B1 (ko) 반도체패키지
KR100239685B1 (ko) 반도체 패키지 구조 및 그 제작방법
KR200169730Y1 (ko) 반도체 패키지의 리드프레임
KR0119730Y1 (ko) 버텀 리드형 반도체 패키지
KR0185571B1 (ko) 내부리드 말단에 칩접착 단차부가 형성된 칩 온 리드용 리드프레임 및 그를 이용한 반도체 칩 패키지
KR0152902B1 (ko) 버텀리드형 반도체 패키지의 구조 및 그 제조방법
KR200141125Y1 (ko) 리드프레임의 구조
KR0184061B1 (ko) 반도체 패키지
KR0124545Y1 (ko) 스텝형 패키지
KR101491258B1 (ko) 리드 프레임의 제조방법
KR200286323Y1 (ko) 반도체패키지
KR0147157B1 (ko) 티형 고집적 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20050824

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee