KR950006699B1

KR950006699B1 - 비동기 ds/ss 시스템의 수신기에 있어서 타이밍 복구회로

Info

Publication number: KR950006699B1
Application number: KR1019920007787A
Authority: KR
Inventors: 박종현; 박순응; 김제우
Original assignee: 삼성전자주식회사; 정용문
Priority date: 1992-05-08
Filing date: 1992-05-08
Publication date: 1995-06-21
Also published as: KR930024316A

Abstract

내용 없음.

Description

비동기 DS/SS 시스템의 수신기에 있어서 타이밍 복구회로

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도.

본 발명의 비동기 DS/SS 시스템의 수신기의 타이밍 복구회로에 관한 것으로, 특히 타이밍 복구를 위해 초기 동기 및 동기추적 과정을 취하며 데이타 복조과정과 병행하여 할 수 있는 타이밍 복구회로에 관한 것이다.

일반적으로 비동기 DS/SS 시스템의 수신단에서 데이타를 복조하기 위해서는 송수신단의 시스템 클럭을 일치시키기 위한 초기 동기 및 동기 추적과정이 요구된다.

이를 위한 종래 기술을 살펴 보면 다음과 같다.

제1도는 종래의 비동기 DS/SS 시스템의 수신기 구조를 나타낸 것인데 안테나(101)와 반송파 발생기(103), 점선부분의 초기동기 부분 그리고 동기 추적 및 데이타 복조 부분으로 구성되어 있다.

안테나(101)로부터 수신된 신호는 반송파 발생기(103)의 출력과 믹서(102)에서 믹싱되어 대역 통과 필터(104)를 거쳐 중간 주파수 대역의 신호로 발생된다.

상기 중간 주파수 대역의 신호는 먼저 초기 동기를 위해서 멀티플라이어(105,106)에서 중간주파수 발생기(108)의 출력과 곱하여 지게 되는데, I-loop에서는 중간주파수 발생기(108) 출력의 in-phase를, Q-loop에서는 쿼드레튜어 페이저(107)의 출력을 멀티플라이어(105,106)에서 곱하여 중간주파수 성분이 제거된 확산신호를 얻는다. 각 I,Q-loop의 확산신호는 저역통과 필터(109,113)를 거쳐 아날로그-디지탈 변환기(110,114)에서 변환된 후 정합 필터(111,115)로 입력된다.

상기 정합 필터(111,115)에서는 기준 PN 코드발생기(122)와 수신된 확산 신호와의 상관관계(correlation)가 취해지고 상기 상관관계가 취해진 값은 각각 자승기(112,116)에서 자승된 후 가산기(117)에서 더해진다.

일반적으로 A/D변환기(110,114)에서의 변환은 PN 코드발생기(122)의 칩레이트보다 2배 빠르게 행해지므로 정합 필터(111,115)의 출력은 매 1/2씩마다 새로운 값이 출력되고, 상기 가산기(117)의 출력은 기준 PN 코드발생기(122)의 출력의 열과 수신된 확산신호의 출력[A/D변환기(110,114)의 출력]열이 일치할 때는 피이크 값이 검출되지만 일치하지 않을 때는 매우 작은 값이 검출된다.

여기서 초기 동기 과정은 상기 가산기(117)의 출력의 최대 피이크 값을 찾는 과정으로 볼 수 있는데, 보다 정확한 피이크 값이 존재하는 위치를 찾기 위해서 가산기(118)와의 프레임 메모리(119)를 이용하여 몇번의 PN 코드 주기를 반복적분(recursive intrgration)을 수행한 후에 피이크 감지를 수행한다. 상기 여러 PN 코드 주기에 대해 반복적분을 수행한 후 가산기(118)의 출력을 검출하여 피이크를 찾으면 비로서 초기 동기가 완료된 것이며, 이후 초기동기 정보와 기준 PN 코드발생기(122) 및 BPF(104)의 출력을 이용하여 데이타 복조가 시작된다. 또한 데이타 복조 과정 중에 동기를 잘 유지할 수 있도록 하기 위해서 지연 클럭루우프(DLL)나 얼리 레이프 루우프(ELL)와 같은 방법을 이용하여 계속적으로 동기가 유지될 수 있도록 동기 추적 과정이 필요하다.

상기한 바와 같이 종래의 동기화 과정은 초기 동기와 동기 추적 과정으로 분리되어 있으며, 더우기 복조 과정과도 분리되어 있으며, 또한 초기 동기과정에서 프레임 메모리를 이용한 반복적분 방식은 오버플로워(overflow)가 발생하기 쉬우며, 이를 방지하기 위해서는 스켈링 혹은 일정한 값을 감산해 줄 필요가 있다. 또한 초기 동기를 위하여 사용되는 회로는 상당히 복잡하지만 단지 초기 동기를 잡기 위해서만 사용되어지고, 또한 초기 동기후 동기 추적 과정이 필요하고, DLL 혹은 ELL과 같은 동기 추적을 위한 방법 또한 간단한 회로가 아니며, 또한 초기동기, 동기추적 및 데이타 복조 과정이 각기 분리되어 있으므로 시스템의 복잡도가 증가하게 되는 문제점이 있었다.

따라서 본 발명의 목적은 DS/SS 시스템의 수신단에서 초기동기 및 동기추적 과정을 간단한 타이밍 복구에 의해 실현하고 또한 이러한 과정을 데이타 복조과정과 병행토록 함으로써 수신단의 구조를 간략화하고 효율적인 타이밍 복구를 할 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 회로도로서, 제2도에서 점선을 제외한 부분을 제1도와 동일한 구성을 가진다.

상기 제1도와 가산기(117)과 동일 목적의 기능인 가산기(218)을 통한 신호의 피이크 값을 검출하는 피이크 데이타 감지부(219)와, 상기 정합필터(214,215)의 출력을 상기 피이크 데이타 감지부(219)의 출력에 따라 복조하는 복조기(227)와, 상기 피이크 데이타 감지부(219)의 출력으로부터 피이크 위치값을 검출하는 피이크위치 감지부(220)와, 상기 피이크위치 감지부(220)의 출력을 소정 지연하는 지연회로(221)와, 상기 지연회로(221)의 출력으로부터 상기 피이크위치 감지부(220)의 검출값을 감사하는 감산기(222)와, 상기 감산기(222)의 출력을 아나로그 신호로 변환하는 D/A변환기(223)와, 상기 D/A변환기(223)의 출력을 페루우프 안에서 필터링하는 루우프 필터(224)와, 상기 루우프 필터(224)의 출력전압에 따라 소정의 시스템 클럭신호를 발생하는 전압제어 발진기(225)로 구성된다.

따라서 본 발명의 구체적인 동작예를 제2도를 참조하여 상세히 설명한다.

먼저 초기동기 및 동기추적 과정을 대신하는 타이밍 복구를 살펴보면 다음과 같다.

가산기(218)의 출력을 관측하여 피이크 데이타 감지부(219)에서 PN 코드의 한 주기 가운데 최대의 피이크 값을 검출하고, 또한 이어서 피이크위치 감지부(220)에서 최대의 피이크값의 위치를 검출한다. 상기 PN 코드의 한 주기 가운데 최대의 피이크값을 갖는 위치가 결정되고, PN 코드의 한 주기가 끝나면 현재 주기에서의 피이크위치와 [피이크위치 감지부(220)의 출력] 이전 주기에서의 피이크위치[지연회로(221)의 출력] 사이의 차를 감산기(222)에서 구한다.

이때 현재 주기의 피이크위치와 이전 주기의 피이크위치의 차이는 송·수신단 클럭의 차이로 볼 수 있으며, 따라서 이 차이에 해당하는 만큼 수신단 클럭을 변환시킴으로서 송·수신단 클럭의 동기를 맞출 수 있다. 즉, 상기 피이크위치의 차이를 디지탈을 아날로그신호로 변환하는 D/A변환기(223)에서 변환하고, 루우프필터(224)를 거친후 전압제어 발진기(225)의 입력으로 사용하여 수신단 전체에서 사용되는 시스템클럭단(226)의 클럭을 송신단 클럭과 동기를 맞출 수 있다. 한편 보다 정확한 정보를 얻기 위해서 이전 피이크위치 감지부(220)를 여러 주기에 대해 평균한 값을 사용할 수도 있다.

데이타 복조는 한 주기 가운데 최대의 피이크값이 피이크 데이타 감지부(219)에서 검출된 때의 정합 필터(214)의 출력을 이용하여 데이타를 복조기(227)에서 복조한다.

상술한 바와같이 비동기 DS/SS 시스템의 송신단에서 초기동기와 동기추적 과정을 간단한 데이타복구 회로로 대치함으로써 송신단 시스템 구성을 간략화하며, 상기 타이밍 복구회로가 PN 코드 한 주기동안의 피이크위치와 이전 주기의 피이크위치와의 차이에 해당하는 만큼 수신단 시스템클럭을 조정하는 방식으로 초기동기 및 동기추적 과정을 수행하고, 데이타 복조는 한 주기 가운데 최대의 피이크값을 갖는 곳에서 I-Qloop의 정합필터의 출력을 이용하여 수행한다.

그리고 초기동기, 동기추적 및 데이타 복조 과정이 분리되어 수행되지 않고 유기적으로 결합되어 있으므로 수신단의 제어가 간단해지는 이점이 있다.

Claims

정합필터(214,215), PN 코드발생기(212)와, I-루우프와 Q-루우프의 출력값을 합하는 가산기(218)를 구비한 DS/SS 시스템에 있어 수신기의 클럭복구 회로에 있어서, 상기 가산기(218)를 통한 신호의 피이크값을 검출하는 피이크값 데이타 감지부(219)와, 상기 정합필터(214,215)의 출력을 상기 피이크 데이타 감지부(219)의 출력에 따라 복조하는 복조기(227)와, 상기 피이크 데이타 감지부(219)의 검출된 최대 피이크값의 위치를 검출하는 피이크위치 감지부(220)와, 상기 피이크위치 감지부(220)의 출력을 소정 지연하는 지연회로(221)와, 상기 지연회로(221)의 출력과 상기 피이크위치 감지부(220)에서 검출한 값과 감산하는 감산기(222)와, 상기 감산기(222)의 출력을 아나로그신호로 변환하는 D/A변환기(223)와, 상기 D/A변환기(223)의 출력을 페루우프 안에서 필터링하는 루우프 필터(224)와, 상기 저역통과 필터(224)의 출력전압에 따라 소정의 시스템 클럭신호를 발생하는 전압제어 발진기(225)로 구성됨을 특징으로 하는 비동기 DS/SS 시스템의 수신기에 있어서 타이밍 복구회로.