KR950006491B1 - Making method of vertical type transistor - Google Patents
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Abstract
Description
제1a도 및 제1b도는 종래 기술에 의한 수직형 박마트랜지스터의 단면도.1A and 1B are cross-sectional views of a vertical thin mart transistor according to the prior art.
제2a도 내지 제2d도는 본 발명에 의한 바람직한 일실시예인 수직형 박막트랜지스터의 제조공정순서 단면도.2a to 2d is a cross-sectional view of the manufacturing process sequence of a vertical thin film transistor according to an embodiment of the present invention.
제3a도와 제3b도는 본 발명의 방법에 의한 다른 실시예로서 수직형 박막트랜지스터의 제조공정순서 단면도.3a and 3b are sectional views of a manufacturing process of a vertical thin film transistor as another embodiment according to the method of the present invention.
제3c도는 본 발명의 방법에 의한 또 다른 실시예로서 수직형 박막트랜지스터의 단면을 도시.Figure 3c shows a cross section of a vertical thin film transistor as another embodiment by the method of the present invention.
본 발명은 액정 평판표시(LCD)패널의 수직형 박막트랜지스터에 관한 것으로, 특히 양극산화에 의한 수직형 박막트랜지스터에 관한 것이다.The present invention relates to a vertical thin film transistor of a liquid crystal flat panel (LCD) panel, and more particularly, to a vertical thin film transistor by anodization.
최근, 비정질 반도체를 이용하는 박막트랜지스터는 주로 LCD(liquid crystal display)패널의 스위칭 소자로서 사용되면서 많은 관심을 받고 있으며 그 재료로는 주로 a-Si : H(hydrogenated amorphous silicon)이 사용이 되고 있다.Recently, a thin film transistor using an amorphous semiconductor is mainly used as a switching element of a liquid crystal display (LCD) panel, and has received a lot of attention, and a-Si: H (hydrogenated amorphous silicon) is mainly used as the material.
이러한 재료를 이용하는 박막트랜지스터의 제작은 주로 역스태거드형으로 제작이 되고 있으며 게이트 절연막으로서는 실리콘 나이트라이드가 주로 사용이 되고 있다. 또, 상기한 박막트랜지스터는 스태거드형으로도 제작이 되고 있는데 표시패널의 스위칭소자로서 사용이 되기 위하여서는 고신뢰성이 요구된다. 즉, 게이트와 소오스, 드레인 전극선과의 단락이 없어야 하고 균일한 특성을 나타낼 수 있어야 한다.A thin film transistor using such a material is mainly manufactured in a reverse staggered type, and silicon nitride is mainly used as a gate insulating film. In addition, the above-described thin film transistor is also manufactured in a staggered type, but high reliability is required to be used as a switching element of a display panel. That is, there should be no short circuit between the gate, source, and drain electrode line, and it should be able to exhibit uniform characteristics.
또한, 채널의 길이를 줄이게 되면 동작전류가 증가하고 소오스와 드레인 사이의 전하 이동시간을 줄여 주어 동작속도를 빨리할 수 있게 되므로 채널길이를 줄이려는 노력도 지속되고 있다. 이러한 노력중에서 수직형 구조의 박막트랜지스터가 있다. 이것은 첨부한 제1도에 잘 도시되어 있으며 이러한 수직형 구조에서 채널의 길이는 박막의 두께가 되므로 채널길이를 매우 얇게할 수가 있다. 그러나 오프(off) 전류가 증가한다는 단점이 있다.In addition, reducing the length of the channel increases the operating current and reduces the charge transfer time between the source and the drain, so that the operation speed can be increased, and efforts have been made to reduce the channel length. Among these efforts is a thin film transistor having a vertical structure. This is well illustrated in the accompanying Figure 1 and in this vertical structure the channel length becomes the thickness of the thin film, which makes the channel length very thin. However, there is a disadvantage that the off current increases.
이하, 상기 도면을 참조하여 종래 기술을 상세히 살펴보기로 한다.Hereinafter, the prior art will be described in detail with reference to the drawings.
먼저, 제1a도는 유리기판(100)상에 드레인 금속(11)과 제1절연층(12)(소오스와 드레인사이의 절연을 위한 층), 그리고 소오스 금속(13)을 적층 형성한 후, 사진 및 건식식각 공정으로 소정의 크기로 패턴(1A)을 형성한다.First, in FIG. 1A, a drain metal 11, a first insulating layer 12 (a layer for insulation between a source and a drain), and a source metal 13 are stacked and formed on a glass substrate 100. And a pattern 1A having a predetermined size by a dry etching process.
그다음, 반도체층(14)과 제2절연층(15)(반도체층과 게이트사이를 절연하기 위한 층), 및 게이트 금속(16)을 형성한 후 역스태거드의 반쪽형태로 도면에서와 같은 패턴(1S)형상을 형성하면 채널길이가 소오스(13)와 드레인(11)사이의 제1절연층(12)의 두께만큼이 되는 수직형 박막트랜지스터가 된다.Next, the semiconductor layer 14 and the second insulating layer 15 (the layer for insulating between the semiconductor layer and the gate), and the gate metal 16 are formed, and then in the form of half of the reverse staggered pattern as shown in the drawing. Forming the (1S) shape results in a vertical thin film transistor whose channel length is equal to the thickness of the first insulating layer 12 between the source 13 and the drain 11.
또 다른 종래의 예는 제1b도에 도시되어 있는 바와 같이 소오스(13)와 게이트(16)사이의 기생전기용량(C1)을 줄이기 위하여 상기 제1a도와 동일한 형상의 소오스 전극(13)위에 하나의 절연층(17)을 형성시킨 형상을 하고 있다(M.Yang,Z.Yaniv,M.Vijan and V. Cannella, MRS Symp. Proc. V01.70, p647,1986).Yet another conventional example is provided on the source electrode 13 having the same shape as that of FIG. 1a to reduce the parasitic capacitance C1 between the source 13 and the gate 16 as shown in FIG. The insulating layer 17 is formed (M. Yang, Z. Yaniv, M. Vijan and V. Cannella, MRS Symp. Proc. V01.70, p647, 1986).
상기한 종래 기술은 제조공정이 비교적 복잡하며, 소오스와 드레인 금속 전극간 거리가 비교적 두껍게(1㎛~2㎛) 형성이 될 경우에는 그후에 증착이 되는 절연층과 반도체층, 그리고 게이트 금속의 단차 피복성이 불량해진다는 문제가 있다.The above-described conventional technique has a relatively complicated manufacturing process, and when the distance between the source and drain metal electrodes is formed to be relatively thick (1 μm to 2 μm), the stepped coating of the insulating layer, the semiconductor layer, and the gate metal to be deposited thereafter is performed. There is a problem that the castle is poor.
또, 통상의 플라즈마 CVD(Chemical Vapor Deposition)로 형성이 되는 절연층은 단차 피복성이 취약하고 파티클(particle)등에 의한 핀홀(Pinhole)의 생성이 문제점으로 지적되고 있다. 그리고 절연층 형성후 그위에 대개 저온공정인 플라즈마 CVD로 반도체층을 형성하게 되는데 이때, 절연층과 반도체층 계면에 이온들에 의한 손상의 가능성이 있어 계면의 상태가 불량해지게 된다.In addition, the insulating layer formed by ordinary plasma chemical vapor deposition (CVD) is poor in step coverage, and the generation of pinholes by particles or the like has been pointed out as a problem. After forming the insulating layer, the semiconductor layer is formed by plasma CVD, which is usually a low temperature process. At this time, there is a possibility of damage caused by ions at the interface between the insulating layer and the semiconductor layer, resulting in a poor state of the interface.
따라서 본 발명은 상기한 문제를 해결하기 위하여 게이트 절연막을 플라즈마 CVD에 의하지 아니하고 양극산화로 형성하는 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of forming the gate insulating film by anodization instead of plasma CVD in order to solve the above problem.
상기한 목적을 달성하기 위하여 양극산화에 의한 수직형 박막트랜지스터를 형성하는 본 발명의 바람직한 일실시예는 유리기판상에 수직구조의 액티브층을 적층 형성하는 공정, 감광막을 이용하여 액티브층의 식각단면 영역을 양극산화하여 양극산화 절연층을 형성하는 공정, 상기 감광막을 제거하고 절연층 패턴을 형성하는 공정, 및 게이트 금속패턴 형성공정을 구비하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a preferred embodiment of the present invention for forming a vertical thin film transistor by anodization is a process of stacking an active layer having a vertical structure on a glass substrate, and using an photosensitive film to etch the sectional area of the active layer. And anodizing to form an anodized insulating layer, removing the photosensitive film and forming an insulating layer pattern, and forming a gate metal pattern.
또, 본 발명의 다른 실시예에서는 상기한 감광막 대신에 절연층을 이용함으로써 제조공정을 더욱 간단히 할 수 있는 양극산화에 의한 수직형 박막트랜지스터 제조방법을 제공하며, 본 발명의 또 다른 실시예는 상기 다른 실시예의 절연층상 및 액티브층 식각단면 측면에 게이트 절연층을 재차 형성하여 소자의 신뢰성을 향상시킬 수 있는 수직형 박막트랜지스터의 제조방법을 제공하는데 그 목적이 있다.In addition, another embodiment of the present invention provides a method for manufacturing a vertical thin film transistor by anodization which can simplify the manufacturing process by using an insulating layer instead of the photosensitive film, and another embodiment of the present invention is Another object of the present invention is to provide a method of manufacturing a vertical thin film transistor, in which a gate insulating layer is formed on the side of an insulating layer and an active layer etched end of another embodiment, thereby improving reliability of the device.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도면 제2a도 내지 제2d도는 본 발명의 방법에 의한 바람직한 일실시예로 양극산화에 의한 수직형 박막트랜지스터의 제조공정순서 단면을 도시하고 있다.Figures 2a to 2d shows a cross-sectional view of the manufacturing process of the vertical thin film transistor by anodization as a preferred embodiment of the method of the present invention.
먼저, 제2a도를 참조하면 잘 세정된 유리기판(200)위에 소오스 금속(21), 반도체층(22) 및 드레인 금속(23)을 순차적으로 적층 형성하고 감광막(24)을 도포한 후 포토리소그패피 기술을 이용하여 패터닝한 다음, 상기 유리기판(200)이 노출되도록 소정의 액티브층을 건식식각으로 제거시킨다. 이때, 소오스 금속(21)과 드레인 금속(23)을 양극산화가 가능한 금속을 사용할 수도 있고 그렇지 않을 수도 있다.First, referring to FIG. 2A, the source metal 21, the semiconductor layer 22, and the drain metal 23 are sequentially stacked on the cleaned glass substrate 200, and the photoresist 24 is coated. After patterning using the PPE technology, a predetermined active layer is removed by dry etching so that the glass substrate 200 is exposed. In this case, a metal capable of anodizing the source metal 21 and the drain metal 23 may or may not be used.
양극산화가 가능한 금속을 사용한 경우 제2b도에서처럼 양극산화 공정에 의해서 액티브층(2A) 식각단면의 전영역에 양극산화 절연층(25)이 형성된다. 이때 드레인 금속(23) 상단은 감광막(24)에 의해 보호되어 산화되지 않는다. 그다음, 제2c도를 보면 상기의 감광막(24)을 제거하고 절연층을 형성한 다음 액티브층(2A)과 게이트 금속이 절연되어지도록 절연층 패턴(26)을 형성시킨다. 이어서, 제2d도를 보면 상기 구조물에 게이트 금속을 중착한 후 역스태거형의 게이트 전극(27)을 형성하면 본 발명의 수직형 박막트랜지스터가 완성된다.In the case of using a metal capable of anodizing, as shown in FIG. 2B, an anodizing insulating layer 25 is formed on the entire area of the etching layer of the active layer 2A by the anodizing process. At this time, the upper end of the drain metal 23 is protected by the photosensitive film 24 and is not oxidized. Next, referring to FIG. 2C, the photosensitive film 24 is removed, an insulating layer is formed, and an insulating layer pattern 26 is formed to insulate the active layer 2A from the gate metal. Subsequently, in FIG. 2D, the vertical thin film transistor of the present invention is completed by forming the reverse staggered gate electrode 27 after the gate metal is deposited on the structure.
상기와 같은 구성에 의하면 종래에 사용되던 제1a,b도와 같이 소오스-드레인 금속사이에 절연층을 즘착하고 또 다시 절연층과 반도체층을 증착하여 패터닝하는 공정방법에 비해서 본 발명은 소오스-드레인 사이에 바로 반도체층을 형성하므로 공정을 단순하게 할 수가 있고 단차 피복성이나 핀홀등에 의한 게이트 절연층의 전기적 파괴나 전극선의 단락을 방지할 수 있다.According to the above-described configuration, the present invention provides a source-drain between the insulating layer and the semiconductor layer, and deposits and patterns the insulating layer between the source and drain metals, as shown in FIGS. 1a and b. Since the semiconductor layer is formed directly on the process, the process can be simplified, and electrical breakdown of the gate insulating layer due to step coverage, pinhole, or the like can be prevented.
제3a도 내지 제3b도, 및 제3c도는 본 발명의 다른 실시예들을 도시하고 있다.3a to 3b and 3c show other embodiments of the invention.
먼저, 제3a도와 같이 유리기판(300)위에 소오스 금속(31), 반도체층(32), 드레인 금속(33), 절연층(34)을 차례로 적층 형성하고 포토리소그라피 공정을 이용하여 패터닝하고 상기 유리기판(300)이 노출되도록 소정의 액티브층(3A) 및 절연층(34)을 건식식각 공정으로 제거시킨다.First, as shown in FIG. 3A, a source metal 31, a semiconductor layer 32, a drain metal 33, and an insulating layer 34 are sequentially stacked on the glass substrate 300, and patterned by using a photolithography process. The active layer 3A and the insulating layer 34 are removed by a dry etching process so that the substrate 300 is exposed.
상기 제2a도와 비교하여 보면 상기 감광막(24)을 도포하기전에 미리 상기 절연층(34)을 추가로 형성하여서 게이트 절연층으로 이용하고자 하는 것이다.Compared with FIG. 2A, before the photosensitive film 24 is applied, the insulating layer 34 is additionally formed and used as the gate insulating layer.
제3b도를 보면, 상기의 액티브층(3A) 식각단면 영역을 양극산화하여 양극산화 절연층(35)을 형성시킨후, 상기 구조물 전면에 게이트 금속을 증착하여 사진식각 공정으로 게이트 금속 패턴(36)을 형성한다.Referring to FIG. 3B, an anodization insulating layer 35 is formed by anodizing the etching cross-sectional area of the active layer 3A, and then depositing a gate metal on the entire surface of the structure to form a gate metal pattern 36 by a photolithography process. ).
상기와 같은 공정구성에 의하면 별도의 게이트 절연층 형성공정을 생략할 수 있으므로 수직형 박막트랜지스터의 형성공정을 더욱 간단히 할 수가 있다.According to the above process configuration, since a separate gate insulating layer forming process can be omitted, the process of forming a vertical thin film transistor can be further simplified.
또 제3c도는 게이트 전극 패턴(36) 형성전에 게이트 절연층 패턴(37)을 한번 더 형성시킴으로써 수직형 박막트랜지스터의 신뢰성을 한층 더 향상시킬 수가 있음을 보여준다.FIG. 3C also shows that the reliability of the vertical thin film transistor can be further improved by forming the gate insulating layer pattern 37 once more before forming the gate electrode pattern 36.
따라서 상기한 본 발명의 방법에 의하면 소오스-드레인 사이에 반도체층을 형성함으로써 공정을 단순화하며, 단차 피복성이나 핀홀등에 의한 게이트 절연층의 전기적 파괴나 전극선의 단락등을 방지하여 수지형 박막트랜지스터의 수율 및 신뢰성을 한층 더 향상시킬 수가 있다.Therefore, according to the method of the present invention described above, the process is simplified by forming a semiconductor layer between the source and drain, and the resin thin film transistor is prevented by the electrical breakdown of the gate insulating layer due to the step coverage or the pinhole, or the short circuit of the electrode line. Yield and reliability can be further improved.
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1992
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