KR950002719B1

KR950002719B1 - 브이씨알의 영상압축장치

Info

Publication number: KR950002719B1
Application number: KR1019920015945A
Authority: KR
Inventors: 유병구
Original assignee: 주식회사금성사; 이헌조
Priority date: 1992-09-02
Filing date: 1992-09-02
Publication date: 1995-03-24
Also published as: KR940007834A

Abstract

내용 없음.

Description

브이씨알의 영상압축장치

제1도는 종래 기술에 의한 브이씨알의 영상압축장치 블록도.

제2도는 본 발명에 의한 브이씨알의 영상압축장치의 블록도.

제3도는 본 발명에 의한 브이씨알의 영상압축장치의 호스트버스 콘트롤러 및 그 주변블록을 보인 상세블록도.

제4도의 (a) 내지 본 발명에서 호스트버스 (카)는 콘트롤러 각부 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 아날로그/디지탈 변환부 20 : 디지탈/아날로그 변환부

30 : 메모리 40 : 디지탈신호처리 프로세서

50 : 호스트버스 콘트롤러 51 : 티엠신호 발생부

52 : 스타트신호 발생부 53 : 클럭발생부

54 : 데이타 변환부 55 : 어드레스 발생부

60 : 압축데이타 저장부 70 : 포메팅부

80 : 에러정정코드 발생부 90 : 변복조부

100 : 헤드

본 발명은 브이씨알의 영상압축장치에 관한 것으로 특히, 정지영상 압축전용 디지탈신호처리 프로세서를 움직임 영상을 실시간적으로 압축처리할 수 있게 하여 움직임 영상과 정지 영상신로를 모두 원활하게 압축처리할 수 있도록 한 브이씨알의 영상압축장치에 관한 것이다.

종래 기술에 의한 영상압축장치는 제1도에 도시된 바와 같이 입력된 비디오신호를 디지탈신호로 변환시키는 이미지 캡쳐(아날로그/디지탈 변환기)(1)와, 그 이미지 캡쳐(1)를 통해 입력된 디지탈영상 데이타를 저장하는 메모리(Field store)(2)와, 그 메모리(2)에 저장된 영상데이타를 압축시키거나 신장시키는 디지탈신호처리 프로세서(3)와, 그 디지탈신호처리 프로세서(3)에서 압축된 데이타를 저장하거나 읽기 제어를 하는 중앙처리장치(4)와, 그 중앙처리장치(4)의 제어를 받아 압축된 데이타를 저장하는 램(5) 또는 하드 디스크(6)와, 상기 이미지 캡쳐(l)를 통해 입력된 데이타 또는 상기 메모리(2)의 디지탈영상신호를 아날로그 신호로 변환시켜 출력시키는 이미지 디스플레이(7)와로 구성된다.

이와 같이 구성된 종래 기술에 의한 영상압축장치는 상기 이미지 캡쳐(1)에서 TV신호 등의 비디오신호를 입력받아 디지탈신호로 변환시켜 메모리(2)에 필드 단위 또는 프레임단위로 저장한다.

그 메모리(2)에 저장된 영상데이타는 디지탈신호처리 프로세서(3)에 픽셀 버스 인터페이스(Pixel Bus Interface)를 통하여 입력된다.

그 디지탈신호처리 프로세서(3)에서는 입력된 영상데이타 제펙(JPEG) 알고리즘에 따라 압축되고, 중앙처리장치(4)의 제어에 의해 호스트버스 인터페이스(Host Bus Interface)를 통해 출력되어 필요에 따라 램(5)이나 하드 디스크(6)에 저장된다.

이러한 과정을 통해 방대한 데이타량의 영상신호가 빠른시간안에 적은 데이타량의 압축데이타로 압축된다.

이와 같이 압축된 데이타를 출력시키기 위해서는 압축데이타를 신장시켜야 하는데, 이는 상기 중앙처리장치(4)의 제어에 의해 상기 램(5) 또는 상기 하드 디스크(6)로부터 읽혀진 데이타가 상기 디지탈신호처리 프로세서(3)에 입력되고, 그 디지탈신호처리 프로세서(3)에서 압축데이타가 원래의 영상데이타로 신장되어 메모리(2)에 저장되며, 그 메모리(2)로부터 출력된 신장데이타가 상기 이미지 디스플레이(7)를 통해 아날로그영상신호로 변환되어 모니터에 출력된다.

여기서, 상기 디지탈신호처리 프로세서(3)는 통상적인 영상압축 알고리즘인 상기 제펙(JPEG) 영상압축 알고리즘에 의해 디지탈신호를 고속으로 압축처리하거나, 반대로 신장처리하는 원칩소자로서, 일예로 미국의 C-Cube사에서 개발한 CL550칩이 사용된다.

즉, 상기 디지탈신호 처리프로세서(3)로서 CL550칩이 사용된다.

그러나, 이와 같이 디지탈신호처리 프로세서에서 압축된 데이타가 중앙처리장치(4)의 제어에 따라 램이나 하드 디스크에 저장되도록 되어 있는데, 이러한 방식은 중앙처리장치의 처리속도가 늦기 때문에 정지 영상신호처리에는 적합하지만 NTSC 등의 TV신호를 실시간적으로 압축하기에는 거의 불가능하다.

따라서, 실시간으로 영상데이타를 압축해야만 하는 디지탈 VCR과 같은 시스템에 있어서는 상기와 같이 CL550칩을 디지탈신호처리 프로세서로 직접 적용하기가 어려운 문제점이 었었다.

본 발명은 이와 같은 문제점을 감안하여 디지탈신호처리 프로세서의 제어 및 압축데이타 전송을 위해서 중앙처리장치를 사용하지 않고, 디지탈신호처리 프로세서의 제어를 위해 간단한 논리회로인 호스트버스 콘트롤회로와 메모리(FIFO) 및 에러정정코드 발생회로(ECC) 등을 구비시켜 정지영상 압축처리 전용 디지탈신호처리 프로세서를 움직이는 영상신호를 압축처리하는데에 사용할 수 있도록 한 VCR의 움직임화상 압축장치를 창안한 것으로 이를 첨부된 도면을 참조해 상세히 설명하면 다음과 같다.

본 발명에 의한 VCR의 움직임화상 압축장치는 제2도에 도시된 바와 같이 아날로그 비디오신호를 입력받아 디지탈신호로 변환시키는 아날로그/디지탈변환기(10)와, 디지탈 비디오신호를 아날로그 신호로 변환시켜 출력하는 디지탈/아날로그 변환기(20)와, 상기 아날로그/디지탈 변환기(10)의 디지탈 비디오신호 또는 상기 디지탈/아날로그 변환기(20)에 출력시킬 디지탈 비디오신호를 필드/프레임단위로 저장하는 메모리(30)와, 상기 메모리(30)로부터 읽어들인 디지탈 비디오신호를 압축처리하여 출력시키거나 압축된 형태로 입력된 데이타를 신장시켜 만들어지는 비디오신호를 상기 메모리(30)에 저장시키는 디지탈신호처리 프로세서(40)와, 상기 디지탈신호처리 프로세서(40)에서 만들어진 압축 비디오데이타를 출력시키거나 압축데이타를 상기 디지탈신호처리 프로세서(40)에 입력시키는데 필요한 제어신호를 만드는 호스트버스 콘트롤러(5)와, 상기 호스트버스 콘트롤러(50)의 제어에 의해 상기 디지탈신호처리 프로세서(40)에서 만들어진 압축데이타를 저장하고, 아울러 상기 디지탈신호처리 프로세서(40)에 입력시킬 테이프에서 재생된 압축데이타를 저장하는 압축데이타 저장부(60)와, 상기 압축데이타 저장부(60)에 저장된 데이타를 읽어서 일정한 형태로 포메팅하여 고정된 속도로 출력하거나 일정한 속도로 입력되는 데이타를 디포메팅(Deformatting)하여 상기 데이타 저장부(50)에 쓰기시키는 포메팅부(70)와, 상기 포메팅부(70)에서 출력된 데이타에 에러를 보정해주기 위한 부가코드를 발생한 후 첨가시켜 출력시키거나 테이프에서 재생된 데이타 중 에러 보정용 부가코드를 디코딩하여 에러를 보정한 후 상기 포메팅부(70)로 출력시키는 에러정정코드 발생회로(ECC)(80)와, 상기 에러정정코드 발생회로(80)의 출력신호를 변조시켜 헤드(100)에 출력시키고, 그 헤드(100)에서 검출된 신호를 복조시켜 상기 에러정정코드 발생회로(80)에 출력시켜주는 변복조부(90)로 구성된다.

여기서, 상기 호스트버스 콘트롤러(50)는 상기 디지탈신호처리 프로세서(40)내의 호스트버스 인터페이스(42)와 인터페이싱을 위해 티엠(TM)신호(TM[0..2])를 발생시켜주는 티엠신호 발생부(51)와, 클럭발생부(53)로부터 소정클럭을 입력받아 상기 호스트버스 인터페이스(42)에 압축데이타 전송 스타트신호를 출력하는 스타트신호 발생부(52)와, 상기 호스트버스 인터페이스(42), 스타트신호 발생부(52) 및 데이타 변환부(54)에 동기 클럭신호를 출력하는 클럭발생부(53)와, 상기 호스트버스 인터페이스(42)와의 데이타 입출력을 위해 32비트 데이타를 4개의 8비트로 변환시키거나 또는 4개의 8비트 데이타를 32비트 데이타로 변환시키는 데이타 변환부(54)와, 상기 데이타 변환부(54)와 상기 호스트버스 인터페이스(42)에 입출력 데이타 어드레스를 발생하는 어드레스 발생부(55)로 구성된다.

또, 상기 압축데이타 저장부(60)는 압축데이타를 매 필드마다 번갈아 가며 읽기 및 쓰기 동작을 행하는 제1메모리(FIFO-1) (61) 및 제2메모리(FIFO-2)(62)로 구성된다.

이와 같이 구성된 본 발명의 작용 및 효과를 설명하면 다음과 같다.

녹화시에는 데이타를 압축하여 비디오테이프에 기록하는데, 입력된 아날로그 비디오신호는 아날로그/디지탈 변환부(10)를 통해 디지탈 데이타로 변환되어 필드 또는 프레임단위로 메모리(30)에 저장된다.

메모리(30)에 저장된 데이타는 디지탈신호처리 프로세서(40)의 픽셀(Pixel)버스 인터페이스(41)를 통해 그 디지날신호처리 프로세서(40)에 입력되어 압축처리된다.

압축된 데이타는 그 디지탈신호처리 프로세서(40)의 호스트(Host)버스 인터페이스(42)를 통해 출력되어 압축데이타 저장부(60)에 저장된다.

이때 호스트버스 콘트롤러(50)에서 상기 디지탈신호처리 프로세서(40)의 호스트버스 인터페이스(42)와 압축데이타 저장부(60)를 제어하여 압축데이타가 출력되고 저장되어진다.

여기서, 상기 디지탈신호처리 프로세서(40)에서 외부로 및 외부에서 디지탈신호처리 프로세서(40)로의 데이타 전송은 비동기식 데이타 전송의 하나인 핸드쉐이크(Handshake) 규칙에 따른다.

즉, 압축데이타의 전송은 스타트신호에 의해 데이타전송이 시작되어 인지(acknowledge)에 의해 종료된다.

녹화시 데이타의 압축 및 전송동작은 상기 스타트신호 발생부(52)에서 제4도의 (b)에 도시된 바와 같은 데이타 전송을 위한 스타트신호(/START)를 발생시켜 데이타 전송을 시작시킨다.

여기서, 상기 디지탈신호처리 프로세서(40)의 데이타 요구신호(/DRQ)(제4도의 (c))가 로우(Low)이고, 후술할 스타트 인에이블신호(SE)(제4도의 (d))가 하이(High)일때, 상기 스타트신호(/START)가 로우가 있다.

또, 상기 디지탈신호처리 프로세서(40)의 데이타 요구신호(/DRQ)는 디지탈신호처리 프로세서(40)가 압축된 데이타를 출력시킬 준비가 된 후 로우로 만들어 출력시킨다.

이때 티엠신호 발생부(51)에서는 제4도의 (e)에서 (g)사이에 도시된 바와 같이 상기 스타트신호(/START)가 로우일 때 TM[1]을 하이, TM[2]를 하이로 만들어 출력하고, 상기 스타트신호(/START)가 하이일 때 TM[0], TM[1] 및 TM[2]를 하이 임피던스(Hi-Z) 상태로 만든다.

또, 어드레스 발생부(55)에서는 제4도의 (h)에 도시된 바와 같이 상기 스타트신호(/START)가 로우일때 16비트 어드레스 ADD[0..15]를 '0000h'값을 32비트라인으로 구성된 호스트버스[0··32]의 하위 16비트라인에 출력시키고, 상기 스타트신호(/START)가 하이인 동안에는 하이 임피던스 상태를 유지시킨다.

상기 디지탈신호처리 프로세서(40)에서 상기 스타트신호(/START)를 인식하게 되면, 인지신호인 티엠신호 TM[2]를 로우로 하고, 동시에 제4도의 (i) 내지 (j)에 도시된 바와 같이 /TMOUT, /HBOUT신호를 로우로 만들고, TM[0] 및 TM[1]를 모두 로우로 만든다.

그리고, 제4도(k)에 도시된 바와 같이 압축된 데이타를 호스트버스 HOSTBUS[0..31]를 통해 출력시킨다.

이와 같이 하나의 스타트신호(/START)에 의해 시작된 데이타 전송이 끝나게 되며, 이런 동작이 계속해서 반복 수행되어 압축된 데이타가 상기 디지탈신호처리 프로세서(40)에서 읽어 내어져 아래와 같은 방법으로 상기 압축데이타 저장부(60)에 저장된다.

한편, 데이타변환부(54)는 상기 티엠신호 TM[2]와 호스트버스 출력신호 /HBOUT가 로우일 때에 제4도 (a)에 도시된 상기 클럭발생부(53)의 클럭신호 /HBCLK의 네가티브 에지에서 32비트의 압축데이타를 래치시키고, 이 32비트 압축데이타를 4개의 8비트 데이타로 분할한다.

이와 같이 분할된 4개의 8비트 데이타는 압축데이타 저장부(60)에 저장되는데, 그 압축데이타 저장부(60)는 두개의 메모리(61)(62)가 구비되어 필드단위로 교차되면서 데이타 저장이 이루어진다.

즉, 첫번째 필드의 압축데이타는 제1메모리(FIFO-1)(61)에 저장되고, 두번째 필드의 압축데이타는 제2메모리(FIFO-2)(62)에 저장된다.

세번째 필드의 압축데이타는 다시 제1메모리(61)에 저장되고, 네번째 필드의 압축데이타는 다시 제2메모리(62)에 저장되며, 다섯번째, 여섯번째... 필드의 압축데이타도 위와 같은 방법으로 저장된다.

이때 두개의 메모리(61)(62)를 교번시킬때 사용되는 신호는 32비트의 압축된 데이타속에 포함된 데이타FFD0_h∼FFD7_h중의 하나를 검출할 때마다 발생되어 저장시킬 메모리가 바뀌게 된다.

상기 8개의 데이타 FFD0_h∼FFD7_h은 한 필드의 종료를 알리는 신호로서 디지탈신호처리 프로세서(40)가 한 필드의 압축데이타 끝에 부가시키는 데이타이다.

한편, 스타트 인에이블신호(SE)는 상기 스타트신호(/START)의 포지티브 에지에서 로우로 되고, 그 스타트신호(/START)에 의해 출력된 32비트 데이타가 분할되어 압출데이타 저장부(60)에 모두 저장된 다음에 하이로 변한다.

이렇게 하여 32비트의 래치된 데이타가 압축데이타 저장부(60)에 저장되기 전에 다음번 압축데이타가 래치되어 겹쳐지는 것을 방지하게 된다.

그리고, 상기 압축데이타 저장부(60)에 데이타가 저장되면, 상기 포메팅부(70)에서 데이타를 읽어가게 되는데, 이는 두개의 메모리(61)(62)중 쓰기 동작이 이루어지고 있지 않는 메모리로부터 압축데이타를 읽기시작하여 모든 데이타를 읽었더라도 다른 메모리에서 쓰기 동작이 끝나지 않았으면 끝날때까지 기다린 후 읽기동작을 시작한다.

이와 같이 포메팅부(70)에서 상기 압축데이타 저장부(60)의 제1메모리(61)와 제2메모리(62)로부터 교대로 데이타를 읽어들여 일정한 형태로 포메팅시킨 후 에러정정코드발생회로(80)에 출력시킨다.

이후, 상기 에러정정코드 발생회로(80)에서는 발생할지도 모를 에러를 검출하고, 그 에러를 정정하기 위한 부가코드를 발생시켜 이를 데이타와 함께 변복조부(90)에 출력시킨다.

이에 따라 그 변복조부(90)에서는 기록에 알맞는 신호로 변조시켜 헤드(100)를 통해 테이프에 기록시키게 된다.

한편, 테이프로부터 재생할 때에는, 상기에서 설명한 데이타를 압축시켜 테이프에 기록하는 과정과 반대로 동작된다.

즉, 헤드(100)를 통해 재생된 신호가 호스트버스 콘트롤러(50)의 제어에 의해 디지탈신호처리 프로세서(40)에 입력되고, 그 디지탈신호처리 프로세서(40)에서 원래의 신호로 신장된 후, 필드 또는 프레임 단위로 메모리(30)에 저장되고, 그 메모리(30)에 저장된 디지탈데이타가 디지탈/아날로그 변환부(20)를 통해 아날로그 비디오신호로 출력된다.

이상에서 설명한 바와 같이 본 발명에 의하면, 고능률의 영상데이타 압축이 필요한 가정용 디지탈 브이씨알 등에 적합한 효과가 있다.

또, 특수 재생목적을 위해서 움직임 영상의 압축보다 정지영상의 압축기술이 유리한 경우가 있는데, 본발명에서는 정지영상압축 전용칩인 디지탈신호처리 프로세서(CL550 칩)를 사용하여 움직임 영상까지 원활하게 압축처리할 수가 있으므로, 브이씨알을 멀티미디어용으로 사용할 수 있는 효과가 있다.

Claims

아날로그/디지탈 변환기(10)를 통해 입력되는 디지탈 비디오신호 또는 디지탈/아날로그 변환기(20)에 출력되는 디지탈 비디오신호를 필드/프레임단위로 저장하는 메모리(30)와, 상기 메모리(30)로부터 읽어들인 디지탈 비디오신호를 압축처리하여 출력시키거나 압축된 형태로 입력된 데이타를 신장시켜 만들어지는 비디오신호를 상기 메모리(30)에 저장시키는 디지탈신호처리 프로세서(40)와, 상기 디지탈신호처리 프로세서(40)에서 만들어진 압축 비디오데이타를 출력시키거나 압축데이타를 상기 디지탈신호처리 프로세서(40)에 입력시키는데 필요한 제어신호를 만드는 호스트버스 콘트롤러(50)와, 상기 호스트버스 콘트롤러(50)의 제어에 의해 상기 디지탈신호처리 프로세서(40)에서 만들어진 압축데이타를 저장하고, 아울러 상기 디지탈신호처리 프로세서(40)에 입력시킬 테이프에서 재생된 압축데이타를 저장하는 압축데이타 저장부(60)와, 상기 압축데이타 저장부(60)에 저장된 데이타를 읽어서 일정한 형태로 출력하거나 입력되는 데이타를 디포메팅하여 상기 데이타 저장부(50)에 쓰기시키는 포메팅부(70)와, 상기 포메팅부(70)에서 출력된 데이타에 에러를 보정해주기 위한 부가코드를 발생시켜 출력하거나 에러 보정용 부가코드를 디코딩하여 에러를 보정한 후 상기 포메팅부(70)로 출력시키는 에러정정코드 발생회로(ECC)(80)와, 상기 에러정정코드 발생회로(80)의 출력신호를 변조시켜 헤드(100)에 출력시키고, 그 헤드(100)에서 검출된 신호를 복조시켜 상기 에러정정코드 발생회로(80)에 출력시켜주는 변복조부(90)로 구성된 것을 특징으로 하는 브이씨알의 영상압축장치.
제1항에 있어서, 상기 호스트버스 콘트롤러(50)는 상기 디지탈신호처리 프로세서(40)내의 호스트버스 인터페이스(42)와 인터페이싱을 위해 티엠(TM)신호(TM[0..2])를 발생시켜주는 티엠신호 발생부(51)와, 클럭발생부(53)로부터 소정클럭을 입력받아 상기 호스트버스 인터페이스(42)에 압축데이타 전송 스타트신호를 출력하는 스타트신호 발생부(52)와, 상기 호스트버스 인터페이스(42), 스타트신호 발생부(52) 및 데이타변환부(54)에 동기 클럭신호를 출력하는 클럭발생부(53)와, 상기 인터페이스(42)와의 데이타 입출력을 위해 데이타 비트수를 변환시키는 데이타 변환부(54)와, 상기 데이타 변환부(54)와 상기 호스트버스 인터페이스(42)에 입출력 데이타 어드레스를 발생하는 어드레스 발생부(55)로 구성된 것을 특징으로 하는 브이씨알의 영상압축장치.
제1항에 있어서, 상기 압축데이타 저장부(60)는 압축데이타를 매 필드마다 번갈아가며 읽기 및 쓰기동작을 행하는 제1메모리(FIFO-1)(61) 및 제2메모리(FIFO-2)(62)로 구성된 것을 특징으로 하는 브이씨알의 영상압축장치.