KR950002290B1 - 반도체 기억장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 기억장치
제 1 도는 본 발명의 1실시예를 나타내는 회로도.
제 2 도는 제 1 도를 구체적으로 나타내는 회로도.
제 3 도는 본 발명에 적용되는 메모리 셀을 설명하기 위하여 예시한 도면.
제 4 도는 데이타 변환회로에 적용되는 데이타 변환 테이블을 나타내는 도면.
제 5 도 및 제 6 도는 각각 제 2 도 및 제 3 도의 동작을 설명하기 위하여 도시한 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
11 : 정보 비트 어레이 11A : 메모리 셀
12 : 검사 비트 어레이 14, 15 : 센스 앰프 회로
S/A1, S/A2, S/A3 : 센스 앰프 16 : 데이타 변환회로
17 : 입출력회로 BL1, BL1~ BL256, BL256 : 비트선
본 발명은 예컨대 1개의 메모리 셀에 2비트 이상의 다치의 정보를 기억하는 것이 가능한 메모리 셀 어레이를 갖는 반도체 기억장치에 관한 것이다.
근래 반도체 메모리는 급속하게 진보하고 있고, 기억용량은 3년 사이에 4배라는 페이스로 확실히 대용량화 하고 있다. 이와 동시에 1비트당의 가격을 계속 저하하여 멀지 않아 자기디스크장치를 앞지를 것으로 생각된다. 또한 반도체 메모리는 기계적 동작 부분이 없기 때문에 자기 디스크 장치보다 액세스 시간이 고속이라는 특징을 가지고 있다. 따라서 반도체 메모리는 기억장치의 하이어 라키를 고쳐 쓰게 되라라고 예상되고 있다. 그러나 자기디스크장치도 가격의 저하와 소형화가 진행되고 있고, 반도체 메모리는 좀처럼 자기디스크장치의 비트 단가를 앞지를 수 없는 것이 현실이다.
또한 반도체 메모리는 미세화로 인한 대용량화만으로는 비트 단가를 급격히 저하 시키기에는 곤란한 상황에 있다. 이것은 종래의 메모리 셀이 1개당 1비트의 정보밖에 기억할 수 없었기 때문이다. 이것은 필연적으로 실리콘 칩상에 기억할 수 있는 정보량에 한도가 있다는 것이며, 현재 가장 큰 용량의 메모리라 할지라도 16M 비트이다.
한편, 반도체 메모리를 자기디스크장치로 치환할 경우 종래부터 사용되고 있는 랜덤ㆍ억세스ㆍ메모리(RAM)와 같은 기능은 필요없고, 단순한 시리얼, 액세스의 기능만 있으면 충분하다. 또 현재 사용된고 있는 자기디스크장치를 대상으로 한 오퍼레이팅, 시스템(OS)이나 어플리케이숀, 소프트웨어는 256비트를 1섹터로 하고 있다. 따라서, 반도체 메모리도 1섹터분의 데이타를 시리얼로 출력할 수 있는 기능이 필요하게 된다.
또, 자기디스크장치에서는 1섹터당 20~40비트의 검사(용장 : redundancy)비트를 부가하여 착오검출, 정정 회로에 의하여 비트 착오를 정정하는 방식이 사용되고 있다. 착오 정정 부호에는 BCH 부호나 리이드, 솔로몬 부호가 적용되고 있다. 예컨대 리이드.솔로몬 부호를 사용한 경우에는 512데이타 비트에 48의 검사비트를 부가함으로써 5비트를 검출하고, 3비트를 정정할 수 있다. 이외에 착오 정정 방식으로서는 바이트 착오, 버스트 착오 검출.정정 방식이 있다. 따라서 반도체 메모리를 자기디스크장치로 치환하려면, 착오검출 정정회로를 칩에 내장하든가 칩외에 외부의 회로를 부가하든가 칩내에 정보 비트와는 따라 검사비트를 설치할 필요가 있다.
이와같이 1칩상에 가능한한 많은 정보를 집적화하여 값싼 반도체 메모리를 구성하는데는 셀 1개당에 2비트 이상의 정보를 기억하는 다치(多値)기억방식이 필요하게 된다. 이 다치 기억방식으로서는 『An Experimental 2-bit/cell Storage DRAM for Macrocell or Memory-on-Logic Application』, IEEE, Journal of Solid-State circuits, Vol.24, No.2, 1988년 4월, 혹은 『A-16-Level/Cell Dynamic Memory』IEEE Journal of Solid-State Circuits Conference, P.246, 246 1980년에 기재되어 있다.
그러나 상기 2개의 다치 기억방식은 비트선 혹은 워드선의 전위의 제어가 복잡하다. 더우기 메모리 셀에서 돌출한 다치의 데이타를 복수 비트의 데이타로 변환하든가 복수 비트의 데이타를 메모리 셀에 기록하기 위하여 다치의 데이타로 변환하는 데이타 변환회로의 구성이 복잡한 동시에 한번에 복수의 메모리 셀을 액세스 하는 일이 곤란한 것이다. 따라서 대량의 데이타를 고속으로 시리얼.액세스 하는 일이 곤란하였다.
본 발명은 상기 과제를 해결하기 위하여 이루어진 것인바, 그 목적으로 하는 것은 1개의 메모리 셀에 2비트 이상의 정보를 기억함으로 대량의 정보를 기억할 수 있고, 더우기 비트선등의 전위의 제어가 용이한 동시에 데이타 변환회로를 간소화 할 수 있고 고속으로 시리얼. 액세스 하는 것이 가능한 반도체 기억장치를 제공하고자 하는 것이다.
즉, 본 발명은 상기 과제를 해결하기 위하여 2비트 이상의 다치 데이타를 기억할 수 있는 메모리 셀이 배설된 메모리 셀 어레이와, 상기 1개의 메모리 셀에 대응하여 복수개 설치되고, 메모리 셀에서 독출된 다치의 데이타를 다치의 데이타에 대응한 복수의 레퍼런스.레벨에 의거하여 검출하고, 또 복수비트의 기록데이타에 대응한 프리챠지.레벨에 의하여 메모리 셀에 데이타를 기록하는 증폭회로군과, 이 증폭회로군에서 출력되는 다치의 데이타를 다비트의 데이타로 변환하는 동시에 다비트의 기록데이타에 따라 상기 증폭 회로군을 선택하는 선택신호를 생성한 데이타 변환회로와, 이 데이타 변환회로에서 공급된 데이타를 시리얼로 출력하는 동시에 기록데이타를 데이타 변환회로에 공급하는 입출력 회로를 설치하고 있다.
입출력 회로는 시프트 레지스터에 의하여 구성되어 있다.
또한, 메모리 셀은 4치의 레벨에 의하여 2비트의 데이타를 기억하고 상기 증폭회로군은 3종류의 레퍼런스.레벨이 설정된 3개의 센스 앰프에 의하여 구성되고 있다.
또, 메모리 셀은 4치의 레벨에 의하여 2비트의 데이타를 기억하고, 상기 증폭회로군은 3종류의 레퍼런스.레벨이 설정된 3개의 센스 앰프에 의하여 구성되고, 각 센스 앰프의 프리챠지.레벨은 전원 전압을 3등분한 전위에 설정되어 있다.
또한, 증폭회로군은 메모리 셀의 데이타를 독출하는 동시에 상기 데이타 변환회로의 지시에 따라 독출한 데이타를 대응하는 메모리 셀에 다시 기록하는 구성으로 되어 있다.
또한, 메모리 셀 어레이는 정규의 데이타를 기억하는 제 1 의 셀 및 착오검출용의 검사 데이타를 기억하는 제 2 의 셀에 의하여 구성되어 있다.
또한, 검사 데이타는 정규의 데이타 보다 적은 다치 데이타에 의하여 구성되어 있다.
본 발명에 있어서 메모리 셀에서 다치의 데이타를 독출할 경우, 증폭회로군은 하나의 메모리 셀에서 독출된 다치의 데이타와, 이 다치 데이타에 대응하여 설정된 복수의 레퍼런스.레벨을 비교하여 다치 데이타를 검출한다. 데이타 변환회로는 증폭회로군에서 출력된 다치 데이타를 복수 비트의 데이타로 변환하여 입출력회로에 공급한다. 입출력 회로는 데이타 변환회로에서 공급된 데이타를 시리얼로 출력한다.
한편, 메모리 셀에 다치 데이타를 기록할 경우, 데이타 변환회로는 입출력회로에서 공급된 복수 비트의 기록데이타에 따라서 증폭회로군을 선택하는 선택신호를 생성한다. 다치 데이타에 대응하여 프리챠지된 증폭회로군은 데이타 변환회로에서 공급되는 선택신호에 따라서 소정의 메모리 셀에 접속되고, 이 메모리 셀에 다치 데이타가 기억된다. 따라서 하나의 메모리 셀에 2비트 이상의 데이타를 기억할 수 있기 때문에 비트 코스트를 저렴화할 수 있다.
또 입출력 회로는 시프트 레지스터에 의하여 구성되어 있기 때문에 쉽게 시리얼.액세스를 행할 수 있다.
또한 4치의 레벨에 의하여 2비트의 데이타를 기억하는 메모리 셀에 대응하여 3종류의 레퍼런스.레벨이 설정된 3개의 센스 앰프를 설치하고 각 센스 앰프의 프리챠지.레벨은 전원 전압을 3등분한 전위에 설정하고 있으므로, 다치 데이타의 전위제어가 쉬운 동시에 데이타 변환회로의 구성을 간소화 할 수 있다.
또 증폭회로군은 메모리 셀의 데이타를 독출하는 동시에 상기 데이타 변환회로의 지시에 따라 독출한 데이타를 대응하는 메모리 셀에 다시 기록하고 있기 때문에 데이타를 확실하게 보존할 수 있는 것이다.
또 메모리 셀 어레이에 기억되는 정규의 데이타에는 착오 검출용의 검사 데이타가 부가되어 있으므로 데이타의 신뢰성을 확보할 수 있는 것이다.
또한 검사데이타는 정규의 데이타 보다 적은 다치 데이타에 의하여 구성됨으로써 소프트 에러를 감소할 수 있으므로, 데이타의 신뢰성을 한층 더 확보할 수 있는 것이다.
[실시예]
이하 본 발명의 1실시에에 대하여 도면을 참조하여 설명한다.
제 3 도는 본 발명에 적용되는 다치 기억셀의 개념을 나타내는 것인바, 다이나믹, 메모리 셀의 캐퍼시터의 포센설, 웰을 나타낸 것이다. 종래의 방식으로는 포텐셜.웰에 전하를 가득 충전한 상태를 "1"레벨, 전하를 빈것으로 한 상태를 "0"레벨로 설정하고, 2치를 1비트로서 기억하고 있다. 동 도면에 도시하는 다치(4치)의 데이타를 기억하는 셀의 경우 전하의량을 4분할 하고 전하가 가득한 상태를 "1""1", 전하가 2/3의 상태를 "1""0", 전하가 1/3인 상태를 "0""1", 전하가 빈 상태를 "0""0"으로 정의한다. 그리고, 3개의 레퍼런스, 레벨(VDCA, VDCB, VDCC)을 사용하여 상기 4개의 레벨이 구별된다.
여기서는 하나의 메모리 셀에 4치를 기억할 경우에 대하여 설명하였으나 전하량의 분할을 증가함으로써 보다 많은 정보를 기억할 수 있다.
제 1 도는 상기 다치의 데이타를 기억하는 셀을 사용한 시리얼.액세스.메모리의 구성을 나타내는 것이다.
정보 비트 어레이(11)는 256×256개의 메모리 셀이고, 상술한 바와 같이 하나의 메모리 셀에 의하여 2비트를 기억할 수 있는 셀방식을 채용하고 있다. 따라서, 이 비트 어레이에 의하여 512×256비트의 정보를 기억할 수 있다. 정보 비트 어레이(11)에는 검사 비트 어레이(12)가 접속되고 있다. 이 검사 비트 어레이(12)는 24×256이 메모리 셀에 의하여 구성되고 있다. 이 메모리 셀도 하나의 메모리 셀에 의하여 2비트를 기억할 수 있는 셀방식을 채용하고 있기 때문에, 48×256비트의 정보를 기억할 수 있도록 되어 있다. 이 검사 비트 어레이(12)에는 로-어드레스 디코더(13)가 접속되어 있다. 이 로-어드레스 디코더(13)에 의하여, 256개의 워드선중의 1개가 선택된다.
또, 상기 정보 비트 어레이(11) 및 검사비트 어레이(12)에는 각각 센스 앰프(S/A)회로(14) 및 (15)가 접속되어 있다. 이들 센스 앰프 회로(14, 15)는 3개의 레퍼런스.레벨을 가지고 있고, 280개의 비트선 중의 어느 하나에서 독출된 데이타를 이 레퍼런스.레벨에 따라서 검출하던가 비트선에 4치의 데이타를 기록하는 것이다. 이들 센스 앰프회로(14, 15)에는 데이타 변환회로(16)가 접속되어 있다.
이 데이타 변환회로(16)는 센스 앰프회로(14, 15)에서 독출된 데이타를 2비트의 데이타로 변환하던가 2비트의 입력 데이타를 4치의 데이타로 변환하고, 또 어느 센스 앰프 회로를 동작하여 4치의 데이타를 기록하는가를 결정하는 것이다. 이 데이타 변환회로(16)에 의하여 1개의 비트선에서 2비트가 분할되고, 560비트의 데이타가 생성된다. 이 데이타 변환회로(16)에는 입출력 회로(17)가 접속되어 있다.
이 출력 회로(17)는, 예컨대 시프트 레지스터에 의하여 구성되어 있다. 이 입출력회로(17)는 데이타 변환회로(16)에서 독출된 560비트의 데이타를 시프트 레지스터에 래치하고, 외부에서 공급되는 신호에 따라서 560비트의 시리얼 한 데이타로서 출력하던가 외부에서 공급되는 560의 시리얼한 데이타를 래치하고, 이 래치한 데이타를 상기 데이타 변환회로(16)에 공급하는 것이다.
제 2 도는 한쌍의 비트선에 접속되는 메모리 셀과 센스 앰프 회로의 구성을 도시한 것인바 제 1 도와 동일 부분에는 동일 부호를 붙인다.
비트선 BL1, BL1 ~BL256, BL256에는 256개의 메모리 셀(11A)이 접속되어 있고, 각 메모리 셀(11A)은 256개의 워드선 WL1~WL256에 의하여 비트선과 전기적으로 접속된다. 또 한쌍의 비트선에는 비트선 이퀄라이즈 신호 EQL에 따라서 온, 오프되고 비트선을 이퀄라이즈하는 이퀄라이즈 회로(EQC)가 설치되어 있다.
또한 한쌍의 비트선에는 스위치 회로 SW1, SW2, SW3를 개재하여 3개의 센스 앰프 S/A1, S/A2, S/A3 가 접속되는 동시에 각각 상이한 레퍼런스. 레벨 VDC1, VDC2, VDC3가 기록되는 다미셀 DC1, DC2, DC3가 접속되어 있다. 또 센스 앰프 S/A1, S/A2, S/A3에는 도시를 생략한 전원회로에 의하여 생성된 Vcc, 2/3Vcc, 1/3Vcc 의 프리챠지 전압 SAP1, SAP2, SAP3가 공급되도록 되어 있다.
이와같은 구성의 센스 앰프 S/A1, S/A2, S/A3는 각각 다미셀 DC1, DC2, DC3에 기록된 레퍼런스.레벨 VDC1, VDC2, VDC3와 메모리 셀(11A)에서 독출된 비트선의 레벨을 비교하여 "1" 또는 "0"으로 증폭한다. 이 "1" 또는 "0"으로 증폭된 데이타 RD1, RD2, RD3는 데이타 변환회로(16)으로 입력되고 2비트로 분해된다.
이 데이타 변환회로(16)는 제 4 도a에 보이는 독출 데이타 변환 테이블 및 동도b에 보이는 기록데이타 변환 테이블에 따른, 예컨대 논리회로에 의하여 구성되어 있다. 제 4 도a에 보이는 독출 데이타 변환 테이블은 센스 앰프 S/A1, S/A2, S/A3에서 출력된 다치의 데이타 RD1, RD2, RD3를 2비트의 데이타로 변환하는 모양을 나타내고 있다. 따라서 상기 센스 앰프 S/A1, S/A2, S/A3에서 출력된 다치의 데이타 RD1, RD2, RD3를 2비트의 데이타로 변환하는 모양을 나타내고 있다. 따라서 상기 센스 앰프 S/A1, S/A2, S/A3에서 출력된 데이타 RD1, RD2, RD3는 독출 데이타 변환 테이블에 따라서 2비트의 데이타 B1, B2로 분해되고, 이 데이타 B1, B2…는 입출력 회로(17)에 공급된다.
한편 동도b에 보이는 기록 데이타 변환 테이블은 입출력 회로(17)에서 공급되는 2비트의 데이타에 따라서 센스 앰프 S/A1, S/A2, S/A3의 어느 하나를 비트선에 접속하기 위한 비트선 접속신호 RW1, RW2, RW3를 생성하는 모양을 나타내고 있다. 이들 비트선 접속신호 RW1, RW2, RW3는 상기 스위치 회로 SW1, SW2, SW3에 각각 공급되고 있다. 따라서 메모리 셀(11A)에 데이타를 기록할 경우 입출력 회로(17)를 통하여 공급된 2비트의 데이타가 데이타 변환회로(16)에 공급되면 이 기록 데이타 변환 테이블에 따라서 비트선 접속 신호 RW1, RW2, RW3중의 하나가 하이레벨로 된다. 예컨대 비트선 접속 신호 RW1가 하이레벨로 되면 이것이 공급되는 스위치 회로 SW1가 도통하고, 센스 앰프 S/A1와 비트선 BL1, BL1이 접속된다. 이 센스 앰프 S/A에는 Vcc라는 프리챠지 레벨이 공급되어 있기 때문에 비트선 BL1, BL2에 Vcc라는 기록전위가 공급되고, 메모리 셀 11A 에 이전위가 기록된다.
다음에 제 5 도, 제 6 도에 보이는 타임챠트를 참조하여 동작에 대한 설명을 한다.
제 5 도는 데이타의 독출과 재기록 동작을 나타내고 있다. 프리챠지 기간중은 이퀄라이즈 회로 EQC에 비트선 이퀄라이즈 신호 EQL가 공급되고 이퀄라이즈 회로 EQC 에 의하여 비트선 BL, BL1는 쇼트되는 동시에 비트선 전위 VBL에 접속되어서 약 1/2 Vcc 레벨로 되어 있다.
메모리가 활성화 되면, 먼저 비트선 이퀄라이즈 신호 EQL가 로레벨이 되고, 다음에 어드레스 신호에 따라서 1개의 워드선 WL 및 다미 워드선 DWL이 하이레벨이 된다. 그러면 비트선 BL, BL에 메모리 셀의 데이타가 독출된다. 이 사이의 비트선 접속신호 RW1, RW2, RW3는 모두 온 상태로 되어 있고, 독출된 데이타는 3개의 센스 앰프 S/A1, S/A2, S/A3에 각각 전달된다.
다음에 비트선 접속신호 RW1, RW2, RW3가 오프상태가 되고 비트선과 앰프가 절리된다. 이후 센스 앰프 활성화 신호/SAN이 Vss레벨이 되고 센스 앰프가 활성화 된다. 또 이 이전에 각 다미셀 DC1, DC2, DC3에는 다미셀 기록 신호 DCP에 따라서, 레퍼런스.레벨 VDC1, VDC2, VDC3이 기록되어 있다. 이 다미셀 기록신호 DCP는 워드선이 상승하는 동시에 오프상태로 된다. 센스 앰프 S/A1, S/A2, S/A3에서는 이 레퍼런스.레벨 VDC1, VDC2, VDC3과 비트선 BL, BL의 신호 레벨이 비교 검출된다.
다음에 센스 앰프의 프리챠지 신호 SAP가 하이레벨로 되고, 각 센스 앰프가 프리챠지 된다. 즉, 센스 앰프 S/A1은 Vcc 레벨에 센스 앰프 S/A3는 1/3Vcc 레벨에 각각 프리챠지 된다. 따라서 각 센스 앰프로 부터는 프리챠지 신호 SAP이 레벨과 레퍼런스.레벨에 따라서 "1" 또는 "0"의 데이타 RD1, RD2, RD3가 출력된다. 이 데이타 RD1, RD2, RD3는 데이타 변환회로(16)에 입력되고 이들 데이타 RD1, RD2, RD3는 2비트의 데이타로 변환되어서 입출력회로(17)에 공급된다. 따라서 1회 워드선을 선택함으로써 입출력 회로(17)에는 560비트의 데이타가 독출된다. 이 데이타는 도시하지 않은 외부장치에서 공급되는 지령에 따라서 시리얼로 입출력 회로(17)에서 출력된다.
이후 데이타 변환회로(16)의 기록변환 테이블에 따라서 비트선 접속신호 RW1, RW2, RW3내의 하나가 동도에 점선으로 표시된 바와같이 온상태가 되고, 비트선에 데이타가 다시 기록된다. 이때 다른 2개의 비트선 접속신호는 워드선이 하이레벨로 된 후에 온한다. 또 워드선이 로우레벨로 된 후 비트선 이퀄라이즈 선이 로우레벨로 된 후 비트선 이퀄라이즈 신호 EQL가 다시 온하여 비트선 BL, BL가 프리챠지 된다.
다음에 제 6 도를 참조하여 기록 동작에 대하여 설명한다.
메모리가 기록 동작에 들어가면 우선 비트선 이퀄라이즈 신호 EQL가 오프하고, 다음에 워드선 WL 및 다이워드 선 DWL이 온한다. 또 데이타 변환회로(16)에서 출력되는 비트선 접속신호 RW1, RW2, RW3는 일시에 전부가 오프된다.
이후 데이타 변환회로(16)에서는 전술한 변환 테이블에 따라서 입출력회로(17)에서 공급되는 기록 데이타에 따른 비트선 접속신호 RW1, RW2, RW3내의 하나가 온으로 된다. 이 기간 센스 앰프의 활성화 신호 SAN은 Vss(17)에서 공급되는 기록 데이타에 따른 비트선 접속신호 RW1, RW2, RW3내의 하나가 온으로 된다. 이기간 센스 앰프의 활성화 신호 SAN은 Vss레벨로 되고 프리챠지.레벨 신호 SAP1, SAP2, SAP3 SMS 각각 Vcc, 2/3Vcc, 1/3Vcc로 되어 있다. 따라서 기록시의 비트선의 전위는 Vcc, 2/3Vcc, 1/3Vcc, Vss의 어느 하나가 된다. 이와같이 하여 비트선 접속신호 RW1, RW2, RW3내의 하나가 온으로 되고 1개의 센스 앰프가 비트선에 접속되면 이 접속된 센스 앰프의 프리챠지.레벨이 비트선에 전달되고 워드선 WL이 온하고 있는 한개의 메모리 셀에 기록된다.
상기 실시예에 의하면 메모리 셀 1개당 2비트 이상의 데이타를 기억할 수 있으므로 비트 코스트를 저렴화 할 수 있을 것이다.
또 메모리 셀 1개당에 2비트 이상의 데이타를 기억할 수 있는 다치기억셀을 사용하고 레퍼런스.레벨이 상이한 3종류의 센스 앰프를 사용하여 데이타를 독출하는 동시에 3종류의 전원 전압에 의하여 데이타를 메모리 셀에 기록하고 있다. 따라서 비트선 전위의 제어와 데이타 변환 회로의 구성을 간소화 할 수 있는 것이다.
또한 워드선을 1회 선택함으로써 560비트의 데이타를 동시에 입출력회로(17)에 독출할 수 있기 때문에 고속 액세스가 가능한 것이다. 또한, 입출력 회로는 시프트 레지스터에 의하여 구성되어 있으므로 쉽게 시리얼.액세스를 행할 수 있다.
또 센스 앰프는 메모리 셀의 데이타를 독출하는 동시에 상기 데이타 변환회로(16)의 지시에 따라서 독출한 데이타를 대응하는 메모리 셀에 재기록하고 있기 때문에 데이타를 확실히 유지할 수 있는 것이다.
그위에 정보비트 어레이(11)에 대응하여 착오검출용의 검사 비트어레이(12)가 부가되어 있으므로 데이타의 신뢰성을 확보할 수 있는 것이다.
또 상기 실시예에 있어서는 4치의 경우에 대하여 설명하였으나 센스 앰프의 수를 증가함으로써 8치, 16치로 하는 것도 가능하다.
또 정보 비트의 비트수 및 검사 비트의 비트수는 상기 실시예에 한정되는 것은 아니다. 즉, 상기 실시예에 있어서 검사비트와 정보비트는 모두 4치로 하였으나 검사 비트를 4치 이하로 하면 소프트 에러의 영향을 감소할 수 있으므로 신뢰성을 향상시킬 수 있는 것이다.
기타 본 발명의 요지를 이탈하지 않는 범위에 있어서 여러가지 변현 실시가 가능함은 물론이다.
이상 상술한 바와같이 본 발명에 의하면 1개의 메모리 셀에 2비트 이상의 정보를 기억함으로써 대량의 정보를 기억할 수 있고, 그위에 비트선 등의 전위의 제어가 용이한 동시에 데이타 변환 회로를 간소화 할 수 있고, 고속으로 시리얼.액세스 할 수 있는 반도체 기억장치를 제공할 수 있다.

Claims (7)

  1. 2비트 이상의 다치의 데이타를 기억하는 것이 가능한 메모리 셀이 배설된 메모리 셀 어레이(11)와, 상기 1개의 메모리 셀에 대응하여 복수개 설치되고, 메모리 셀에서 독출된 다치의 데이타를 다치의 데이타에 대응한 복수의 레퍼런스.레벨에 의거하여 검출하고 또 복수 비트의 기록 데이타에 대응한 프리챠지.레벨에 의하여 메모리 셀에 데이타를 기록하는 증폭회로군(14)과, 이 증폭회로군에서 출력되는 다치의 데이타를 복수 비트의 데이타로 변환하는 동시에 복수 비트의 기록 데이타에 따라서 상기 증폭회로군을 선택하는 선택신호를 생성하는 데이타 변환회로(16)와, 이 데이타 변환회로에서 공급된 데이타를 시리얼로 출력하는 동시에 기록 데이타를 데이타 변환회로에 공급되는 입출력 회로(17)를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 입출력 회로는 시프트 레지스터에 의하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 메모리 셀은 4치의 레벨에 의하여 2비트의 데이타를 기억하고 상기 증폭회로군은 3종류의 레퍼런스.레벨이 설정된 3개의 센스 앰프에 의하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1 항에 있어서, 상기 메모리 셀은 4치의 레벨에 의하여 2비트의 데이타를 기억하고, 상기 증폭회로군은 3종류의 레퍼런스.레벨이 설정된 3개의 센스 앰프에 의하여 구성되고, 각 센스 앰프의 프리챠지.레벨은 전원 전압을 3등분한 전위에 설정되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1 항에 있어서, 상기 증폭회로군은 메모리 셀의 데이타를 독출하는 동시에 상기 데이타 변환회로의 지시에 따라 독출한 데이타를 대응하는 메모리 셀에 재기록하는 구성으로 되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제 1 항에 있어서, 상기 메모리 셀 어레이는 정규의 데이타를 기억하는 제 1 의 셀(11) 및 착오검출용의 기억하는 제 1 의 셀(11) 및 착오검출용의 검사데이타를 기억하는 제 2 의 셀(12)에 의하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제 6 항에 있어서, 상기 검사 데이타는 정규의 데이타보다 적은 다치의 데이타에 의하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
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