KR950000620Y1 - Dead time compensation circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 데드타임 보상회로의 블록 구성도.1 is a block diagram of a conventional dead time compensation circuit.
제2도는 본 고안에 따른 데드타임 보상회로 블록 구성도.2 is a block diagram of a dead time compensation circuit according to the present invention.
제3도는 제2도에 도시된 본 고안의 데드타임 보상회로 구성도에서의 각부 파형도.Figure 3 is a waveform diagram of each part in the dead time compensation circuit configuration of the present invention shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1플립플롭 11 : Ｘ-ＯＲ게이트10: first flip-flop 11: F-OR gate
13 : 제1인버터 15 : 제2인버터13: first inverter 15: second inverter
17 : ＡＮＤ게이트 19 : ＯＲ게이트17: ADN gate 19: OR gate
20 : 카운터 30 : 제2플립플롭20: counter 30: second flip flop
40 : 멀티플렉서40: multiplexer
본 고안은 인버터에 사용되는 데드타임(dead time)보상회로 관한 것으로, 특히 통상의 인버터에 적용시켰을 경우 데드타임으로 인한 전류의 왜곡을 효율적으로 저감시킬 수 있도록 한 데드타임 보상회로에 관한 것이다.The present invention relates to a dead time compensation circuit used in an inverter, and more particularly to a dead time compensation circuit that can effectively reduce the distortion of current due to dead time when applied to a conventional inverter.
일반적으로 인버터에 전력 트랜지스터를 구성시킬 때, 윗상 트랜지스터를 오프시키면서 동시에 아랫상 트랜지스터를 온시키는 경우, 윗상 트랜지스터가 미처 오프되기 전에 아랫상 트랜지스터가 온되므로써 단락이 발생 할 수 있다. 이러한 현상의 방지를 위해서, 두 트랜지스터가 동시에 온/오프되지 않고 일정한 간격을 가지고 구동되게 하도록 입력신호가 변화한 후 출력신호의 변화가 인지될 때까지의 시간간격인 데드타임(dead time)을 베이스 구동신호에 부여한다. 그러나, 베이스 구동신호에 부여된 데드타임으로 인해 전류가 왜곡되어 버리는 현상이 야기되었다.In general, when the power transistor is configured in the inverter, when the top transistor is turned off while the bottom transistor is turned on at the same time, a short circuit may occur because the bottom transistor is turned on before the top transistor is turned off. To prevent this phenomenon, it is based on the dead time, which is the time interval between the change of the input signal and the change of the output signal until the two transistors are driven at regular intervals without being turned on and off simultaneously. To the driving signal. However, a phenomenon in which the current is distorted due to the dead time applied to the base driving signal is caused.
즉, 베이스 구동신호에 부여된 데드타임이 상전압에 영향을 미쳐 전류의 방향이 양의방향(전동기로 흐르는 경우)일때는 전압부족 상태가 되고, 전류의 방향이 음의 방향일때는 과전압 상태가 되어 전류가 왜곡하게 된다.That is, when the dead time applied to the base drive signal affects the phase voltage and the current direction is in the positive direction (when flowing to the motor), the voltage is in a low state, and when the current direction is in the negative direction, the overvoltage state The current is distorted.
따라서 데드타임으로 인해 발생하는 전류의 왜곡현상을 방지하기 위해서는 전류의 극성을 검출하여 베이스 구동신호에 이러한 데드타임에 해당하는 전류량 만큼을 가감하므로써, 데드타임에 따른 영향을 보상하고 있다.Therefore, in order to prevent the distortion of the current caused by the dead time, the polarity of the current is detected and the base driving signal is added or subtracted by the amount of current corresponding to the dead time, thereby compensating the effect of the dead time.
상술한 바와같이 데이터임으로 인한 전류의 왜곡현상을 방지(보상)하기 위한 데드타임 보상회로의 종래기술로서는 제1도에 도시된 구성의 것이 공지되어 있다.As described above, as the prior art of the dead time compensation circuit for preventing (compensating) the distortion of the current due to the data, one having the configuration shown in FIG. 1 is known.
제1도에 도시된 종래기술의 데이터임 보상회로는 각각 전류의 극성(Ｖａ), 베이스 구동신호(ＵＢ) 및 클럭신호(ＣＬＫ) 입력으로 하는 두 개의 낸드 게이트(ＮＡＮＤ 1,2)와 이 두 낸드게이트(ＮＡＮＤ 1,2)의 출력을 입력하도록 접속된 8비트 업다운 카운터(2)와, 이 업다운 카운터(2)에 접속된 플립플롭(4)으로 구성된다. 여기에서 전류의 극성은 인버터에서 아랫상 트랜지스터의 콜렉터와 에미터 사이에 접속된 포토커플러를 연결한 극성 검출회로(도시생략)를 이용하여 검출한다.A first compensation circuit being also the data of the prior art is shown in this and two NAND gates (NAND 1,2) to the polarity (Va), the base drive signal (U B) and the clock signal (CLK) input of each current It consists of an 8-bit up-down counter 2 connected to input the outputs of two NAND gates (NAD 1,2), and a flip-flop 4 connected to this up-down counter 2. Here, the polarity of the current is detected in the inverter by using a polarity detection circuit (not shown) connecting the photocoupler connected between the collector and the emitter of the lower transistor.
상기된 구성의 종래기술의 동작에 관련하여 동도면을 참조하여 이하 기술한다.The following description will be made with reference to the drawings in connection with the operation of the prior art of the above-described configuration.
먼저, 베이스 구동신호(ＵＢ)와 전류의 극성(Ｖａ)의 위상이 일치하면, 두 ＮＡＮＤ게이트(ＮＡＮＤ 1,2)의 출력레벨이 모두 "하이"가 되므로, 이“하이”레벨의 신호가 단자(Ｘ,Ｙ)를 통해 입력되는 업다운 카운터(2)는 동작되지 않는다. 그러나 베이스 구동신호(ＵＢ)가 없고(로우레벨)전류의 극성(Ｖａ)이 양일 경우, 즉 베이스 구동신호(Ｖａ)가 오프되었는데도 전류가 양의 방향으로 흐르면 ＮＡＮＤ2 게이트의 출력이 로우레벨이 되므로, 업다운 카운터(2)는 다운카운트를 시작하게 된다. 다른 한편, 베이스 구동신호(Ｕ8)가 온이 되고 전류의 극성(Ｖａ)이 음일 경우, ＮＡＮＤ1 게이트의 출력이 로우레벨이 되므로 업다운 카운터(2)는 업카운트를 시작하게 된다. 이 업다운 카운터의 출력측에 접속된 플립플롭(4)은 업다운 카운터(2)가 빌림수(borrow)를 방생하면 그 출력단자를 통해 출력되는 데드타임의 부가된 트랜지스터 베이스 구동신호(ＵＢ)는 로우레벨이 되고, 업다운 카운터(2)가 올림수(darry)를 발생하면 그 출력단자를 통해 출력되는 데드타임이 부가된 트랜지스터 베이스 구동신호(ＵＢ)는 하이레벨이 된다.First, when the phase of the base drive signal (U B) and an edge (Va) of the current match, all of the output levels of the two NAND gates (NAND 1,2) since the "High", a signal of a "high" level The up-down counter 2 input through the terminals V and V does not operate. However, if the polarity (Va) of no base drive signal (U B) (low level), the current is positive, i.e., since the base drive signal (Va) is output at a low level of NAND2 gate off even though current is passed through it in the positive direction The up-down counter 2 starts the down count. On the other hand, when the base drive signal # 8 is on and the polarity of the current is negative, the output of the NAD1 gate becomes low level, so the up-down counter 2 starts up counting. The flip-flop 4 has the up-down counter (2) when bangsaeng the number (borrow) lease the transistor base drive signals (U B) adding the dead time to be output through the output terminal connected to the output side of the up-down counter is low is the level, the up-down counter (2) the rounded up number when generating the (darry), the transistor base drive signals (U B) adding the dead time to be output through the output terminal is at a high level.
상술한 바와같이 데이터임을 보상하는 종래기술의 데드타임 보상회로는 데드타임 발생회로의 후단에 직접연결되어 있기 때문에, 카운터나 플립플롭의 오동작 등으로 소자가 파괴되는 경우가 종종 발생하는 문제점이 있다.As described above, since the dead time compensation circuit of the related art compensating for the data is directly connected to the rear end of the dead time generation circuit, there is a problem that a device is often destroyed due to a malfunction of a counter or flip-flop.
따라서 본 고안의 목적은 데이터임 발생회로의 전단에서 전동기에 흐르는 전류의 극성을 판별하여 베이스 구동신호에 전류를 가감하므로서, 종래기술의 문제점을 해소함과 동시에 데드타임으로 인해 야기되는 전류의 왜곡을 방지할 수 있는 데드타임 보상회로를 제공하는데 있다.Therefore, the object of the present invention is to determine the polarity of the current flowing in the motor at the front end of the data generation circuit, and to add or subtract the current to the base driving signal, thereby solving the problems of the prior art and at the same time preventing distortion of the current caused by dead time. It is to provide a dead time compensation circuit.
상기 목적을 달성하기 위하여 본 고안에 따른 데드타임 보상회로는 데드타임 발생회로의 데드타임을 보상하기 위한 데드타임 보상회로에 있어서, 동작 개시를 위한 ＲＳ신호(ＲＳ)와 베이스 구동신호(ＵＢ)를 클럭신호에 의해 동기시켜 출력신호를 발생하는 제1플립플롭(10)과; 상기 베이스 구동신호와 상기 제1플립플롭으로부터의 출력신호를 연산하는 Ｘ-ＯＲ 게이트(11) 및 그의 출력측에 접속된 제1인버터(13)의 출력신호를 입력하여 미리 설정된 값을 카운트한 다음 그에 따른 출력신호를 발생하는 카운터(20)와; 상기 카운터(20)의 출력측에 제2인버터(15)를 통해 접속되어 토글 작용하는 제2플립플롭(30)과; 상기 제1플립플롭(10)과 상기 제2플립플롭(30)의 출력신호가 각각 입력되는 ＡＮＤ게이트(17) 및 ＯＲ게이트(19)의 각 출력신호(Ｕ1, Ｕ2)가 입력되므로써 전류의 극성(Ｖａ)에 따라 데드타임 보상회로(U+)를 발생하여 상기 데이터임 발생회로에 출력하는 멀티플렉서(40)로 구성되는 기술적 수단을 채용한다.In order to achieve the above object, the dead time compensation circuit according to the present invention is a dead time compensation circuit for compensating for dead time of the dead time generating circuit, wherein an RS signal (RS) and a base driving signal (Ｕ Ｂ ) for starting operation A first flip-flop 10 for synchronizing the clock signal with a clock signal to generate an output signal; A preset value is input by inputting an output signal of a V-OR gate 11 that calculates the base drive signal and the output signal from the first flip-flop and the first inverter 13 connected to the output side thereof, and then counts a preset value. A counter 20 for generating an output signal according to the present invention; A second flip flop 30 connected to the output side of the counter 20 through a second inverter 15 to toggle; The current is generated by inputting the output signals X 1 and X 2 of the AND gate 17 and the OR gate 19 to which the output signals of the first flip flop 10 and the second flip flop 30 are respectively input. The technical means constituted by the multiplexer 40 which generates the dead time compensation circuit U + and outputs the dead time compensation circuit U + to the data generation circuit in accordance with the polarity of?
상기의 구성으로 부터 명백한 바와 같이, 본 고안에 따르면 데이터임으로 인하 전류의 왜곡을 방지하는 데이터임 보상회로가 데드타임 발생회로의 전단에 배치되어 있다.As apparent from the above configuration, according to the present invention, a data compensation circuit for preventing distortion of the lowering current due to the data is disposed in front of the dead time generating circuit.
이하, 첨부된 도면을 참조하여 본 고안에 따른 데드타임 보상회로의 동작을 기술한다.Hereinafter, the operation of the dead time compensation circuit according to the present invention with reference to the accompanying drawings.
제2도는 본 고안에 따른 데드타임 보상회로의 블록 구성도이다.2 is a block diagram of a dead time compensation circuit according to the present invention.
동도면에서 참조번호 10은 ＲＳ신호(ＲＳ)와 베이스 구동신호(ＵＢ)를 출력신호에 동기시켜 출력신호를 발생하는 제1플립플롭이고, 20은 상기 베이스 구동신호(ＵＢ)와 제1플립플롭(10)의 연산값이 따른 출력신호를 입력하여 미리 설정된 값을 카운트하는 카운터이며, 30은 카운터(20)의 출력측에 접속되어 토글작용하는 제2플립플롭이고, 40은 플립플롭(10)과 제2플립플롭(30)의 출력신호에 의거하여 데드타임 발생회로에 데드타임으로 인한 영향을 보상하기 위한 보상신호를 출력하는 멀티플렉서이다. 또한 참조번호 11은 베이스 구동신호(ＵＢ)와 제1플립플롭(10)의 출력신호를 입력하여 연산하는 Ｘ-ＯＲ게이트, 13은 Ｘ-ＯＲ게이트(11)와 카운터(20) 사이에 접속된 제1인버터, 15는 카운터(20)와 제2플립플롭(30) 사이에 접속된 제2인터버, 17은 제1플립플롭(10)과 제2플립플롭(30)의 출력신호를 입력하여 멀티플렉서(40)에 그에 따름 출력신호를 인가하는 ＡＮＤ게이트, 19는 제1플립플롭(10)과 제2플립플롭(30)의 출력신호를 입력하여 멀티플렉서(40)에 그에 따른 출력신호를 인가하는 ＯＲ게이트이다. 바람직하게 상기의 제1 및 제2플립풀롭이다.See in the figure numeral 10 is a first flip-flop in synchronization with the RS signal (RS) and the base drive signals (U B) to the output signal for generating an output signal, 20 is the base drive signal (U B) and the first A counter for inputting an output signal according to the arithmetic value of the flip-flop 10 and counting a preset value, 30 is a second flip-flop connected to the output side of the counter 20 to toggle, and 40 is a flip-flop 10 And a compensation signal for compensating for the effects of dead time on the dead time generating circuit based on the output signal of the second flip flop 30. Also connected between the reference numeral 11 is a base drive signal (U B) of the first flip-X-OR gate 13 for calculating the input the output signal of the flop (10) is X-OR gate 11 and the counter 20 The first inverter, 15 is a second inverter connected between the counter 20 and the second flip-flop 30, 17 is an input signal of the first flip-flop 10 and the second flip-flop 30 An NAND gate for applying an output signal accordingly to the multiplexer 40, 19 inputs the output signals of the first flip-flop 10 and the second flip-flop 30, and applies the output signal accordingly to the multiplexer 40. It is an OR gate. Preferably it is said 1st and 2nd flip flop.
제3도는 제2도에 도시된 본 고안의 데드타임 보상회로 내에 있어서의 각 부 파형도를 나타낸다.FIG. 3 shows each sub waveform diagram in the dead time compensation circuit of the present invention shown in FIG.
제2도에 도시된 바와같이 제1플립플롭(10)에 ＲＳ 신호(ＲＳ)와 베이스 구동신호(ＵＢ)가 공급되고 클럭신호가 인가된다. 여기서 제1플립플롭(10)의 클리어단자(ＣＬＫ1)는 +5Ｖ에 접속되어 있다. 제1플립플롭(10)은 베이스 구동신호(ＵＢ)를 클럭신호에 동기시켜 그의 출력단자(Ｑ1)를 통해 Ｘ-ＯＲ게이트(11)에 출력신호를 인가한다. 따라서 Ｘ-ＯＲ게이트(11)는 그의 일측 단자에 입력되는 베이스 구동신호(ＵＢ)와 타측 단자에 입력되는 상술한 제1플립플롭(10)의 출력신호에 따라 출력신호를 발생하고, 이 발생된 출력신호를 제1인버터(13)를 통해 반전시킨 다음 카운터(20)의 입력단자(ｇａｔｅø)에 인가한다.As shown in FIG. 2, the Rs signal Rs and the base driving signal R are supplied to the first flip-flop 10, and a clock signal is applied. The clear terminal CL1 of the first flip-flop 10 is connected to +5 kV here. First flip-flop 10 is applied to an output signal to the X-OR gate 11 via its output terminal (Q1) in synchronism with the base drive signal (U B) with the clock signal. Therefore, X-OR gate 11 generates an output signal in response to the output signal of the above-described first flip-flop 10 is input to the base drive signal (U B) and the other terminal is input to its one terminal, and the generation The output signal is inverted through the first inverter 13 and then applied to the input terminal g?
상기에서 제1플립플롭(10)에 인가되는 ＲＳ신호파형 및 클럭신호파형, 제1플립플립(10), Ｘ-ＯＲ게이트(11), 및 제1인버터(13)의 출력파형은 제3도에서 각각 ＲＳ, ＣＬＫ, Ａ, Ｂ, Ｃ로 도시된 바와 같다.In the above, the output signal of the RS signal waveform and the clock signal waveform, the first flip-flop 10, the X-OR gate 11, and the first inverter 13 applied to the first flip-flop 10 are shown in FIG. 3. In Rs, ClL, A, V, and C, respectively.
그러므로, 제1인버터(13)를 통해 제3도에 “Ｃ”로서 도시된 파형의 신호가 입력되면, 카운터(20)는 그의 클럭 단자(ＣＬＫ)를 통해 입력되는 클럭신호의 상승구간에서 카운트하는 트리거 스토로브에 의하여 미리 설정된 값(제3도의“Ｄ”에서 ｔｄ로 도시됨)을 카운트한 후에 출력신호, 즉 로우레벨의 출력신호를 그의 출력단자(out ø)를 통해 발생시킨다. 이 출력신호가 제2인버터(15)를 통해 반전된 다음에, 그의 반전출력단자(Ｑ2)의 출력신호를 그의 입력단자(Ｄ2)에 인가하여 토클작용을 하도록 구성된 제2플립플롭(30)의 클럭단자(ＣＬＫ2)에 인가된다.Therefore, when the signal of the waveform shown as “C” in FIG. 3 is input through the first inverter 13, the counter 20 counts in the rising section of the clock signal inputted through its clock terminal CBL. After counting a predetermined value (indicated by t in "D" in FIG. 3) by the trigger storobe, an output signal, that is, a low level output signal, is generated through its output terminal out?. After the output signal is inverted through the second inverter 15, the output signal of its inverted output terminal X2 is applied to its input terminal D2 to toggle the second flip-flop 30. It is applied to the clock terminal CL2.
여기에서 제1 및 제2플립플롭의 함수테이블은 아래와 같다.Here, the function tables of the first and second flip-flops are as follows.
[표 1]TABLE 1
상기 설명중 카운터(20) 및 제2인버터(15)에서의 출력신호파형은 제3도의 “Ｄ” 및 “Ｅ”에 도시된 바와같다. 한편 제2플립플롭(30)의 출력단자(Ｑ2)를 통해 데드타임 만큼 지연된 지연신호(제3도에 “Ｕｄ”로서 파형도가 도시되어 있음)가 ＡＮＤ 게이트(17) 및 ＯＲ게이트(19)의 일측 입력단자에 각각 입력되고, 이 ＡＮＤ게이트(17) 및 ＯＲ게이트(19)의 타측 입력단자에는 전술한 제1플립플롭(10)의 출력신호가 각각 입력된다. 따라서, ＡＮＤ게이트(17) 및 ＯＲ게이트(19)는 제1 및 제2플립플롭(10,30)의 출력신호에 의거하여 출력신호로서 Ｕ1및 Ｕ2를발생시켜 멀티플렉서(40)에 인가한다. 멀티플랙서(40)는 전류의 극성(Ｖａ)이 양(+)일 경우 ＯＲ게이트(19)의 출력신호(Ｕ2)를 선택하고, 전류의 극성(Va)이 음(-)일 경우 AND게이트(17) 출력신호(Ｕ1)를 선택함으로써, 데드타임으로 인한 영향을 보상하기 위한 보상신호(Ｕ+)를 발생하여 데이터임 발생회로에 인가한다.The output signal waveforms at the counter 20 and the second inverter 15 in the above description are as shown in " D " and " E " On the other hand, the delay signal (the waveform is shown as “dd” in FIG. 3) delayed by the dead time through the output terminal # 2 of the second flip-flop 30 is shown in the ADN gate 17 and the OR gate 19. The output signals of the above-described first flip-flop 10 are respectively input to the other input terminal of the ADN gate 17 and the OR gate 19. Thus, applied to the AND gate 17 and OR gate 19 are the first and the multiplexer 40 generates a U 1 and U 2 as an output signal based on the output signal of the second flip-flop (10,30) . The multiplexer 40 selects the output signal Ｕ 2 of the OR gate 19 when the polarity of the current is positive, and AND when the polarity Va of the current is negative. By selecting the gate 17 output signal Ｕ 1 , a compensation signal Ｕ + is generated to compensate for the effect due to dead time and applied to the data generation circuit.
상술한 동작과정에서 ＡＮＤ게이트(17), ＯＲ게이트(19) 및 멀티플렉서(40)의 출력신호파형은 제3도에서“Ｕ1,”“Ｕ2”및 “Ｕ”로서 도시되어 있다.The output signal waveforms of the ADN gate 17, the OR gate 19, and the multiplexer 40 in the above-described operation are shown in FIG. 3 as "# 1 ,""#2", and "#".
따라서 데이터임 발생회로는 멀티플렉서(40)의 출력신호(Ｕ*)에 의거하여 데드타임에 해당하는 시간차를 가진 신호(Ｕ*) 및 신호(Ｕ-)가 제3도에서“Ｕ+”,“Ｕ-”로서 도시된 바와 같이 발생하게 된다. 따라서, 윗상 트랜지스터와 아래상 트랜지스터를 단락시키지 않고 구동시킬 수가 있게 된다.Therefore, the data Im generating circuit signal (U *) and a signal (U -) on the basis of the output signal (U *) of the multiplexer 40 with a time difference corresponding to the dead time, the "U +" in FIG. 3, " As shown by Ｕ − ”. Therefore, the upper and lower transistors can be driven without shorting.
이상 설명한 바와같이, 본 고안에 따른 데드타임 보상회로는 데드타임 발생회로의 전단에서 전동기에 흐르는 전류의 극성을 판별하여 베이스 구동신호에 전류를 가감하게되고, 이로 인해, 데드타임으로 인한 전류의 왜곡을 방지함과 동시에 이 데드타임 보상회로내의 구성부재, 예를들면 카운터, 플립플롭등의 오동작으로 인해 소자가 파괴될 우려를 방지할 수 있는 효과가 있다.As described above, the dead time compensation circuit according to the present invention is to determine the polarity of the current flowing in the motor at the front end of the dead time generating circuit to add or subtract the current to the base drive signal, thereby, distortion of the current due to dead time At the same time, there is an effect to prevent the element from being destroyed due to a malfunction of components in the dead time compensation circuit, for example, a counter and a flip-flop.
Claims (1)
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Family Applications (1)
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