KR930006135Y1 - Circuit for generating electric pulses - Google Patents

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KR930006135Y1
KR930006135Y1 KR2019910007867U KR910007867U KR930006135Y1 KR 930006135 Y1 KR930006135 Y1 KR 930006135Y1 KR 2019910007867 U KR2019910007867 U KR 2019910007867U KR 910007867 U KR910007867 U KR 910007867U KR 930006135 Y1 KR930006135 Y1 KR 930006135Y1
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홍상표
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금성일렉트론 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses

Abstract

내용 없음.No content.

Description

펄스 발생회로Pulse generator

제1도는 종래의 펄스 발생회로도.1 is a conventional pulse generating circuit diagram.

제2도는 본 고안의 펄스 발생회로도.2 is a pulse generating circuit diagram of the present invention.

제3a도는 입력이 사인파인 경우의 출력파형도이고, 제3b도는 입력이 톱니파인 경우의 출력파형도.FIG. 3A is an output waveform diagram when the input is a sine wave, and FIG. 3B is an output waveform diagram when the input is a sawtooth wave.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

TR1, TR2: 전송게이트 I1-I4: 인버터TR 1 , TR 2 : Transmission gate I 1 -I 4 : Inverter

본 고안은 펄스 발생회로에 관한 것으로 특히, 입력전압의 변화에 대해 출력파형의 형태를 변화시킬 수 있도록한 펄스발생회로에 관한 것이다.The present invention relates to a pulse generating circuit, and more particularly, to a pulse generating circuit that can change the shape of the output waveform with respect to the change of the input voltage.

제1도는 종래의 펄스발생 회로도로서 이에 도시한 바와 같이, 입력 단자(Vin)가 콘덴서(C1)에 접속됨과 아울러 그 접속점이 인버터(I), 저합(R)을 각기 통해 콘덴서(C2) 및 출력단자(Vout)에 공통접속되어 구성된 것으로 이의 작용을 설명하면 다음과 같다.FIG. 1 is a conventional pulse generating circuit diagram, as shown in FIG. 1, wherein an input terminal V in is connected to a capacitor C 1 , and a connection point thereof is connected to the capacitor C 2 through an inverter I and a sum R, respectively. ) And the output terminal (Vout) are connected in common to explain the operation thereof as follows.

입력단자(Vin)에 고전위가 공급되면 이는 인버터(I)를 통해 반전되므로 이때, 출력단자(Vout)에 저전위가 출력되고, 그 저전위가 저항(R1)을 통해 상기 입력단자(Vin)로 궤환되는데, 그 저항(R)과 콘덴서(C1, C2)에 의해 지연시간이 발생되고, 이 지연시간은 발생클럭의 폭을 결정짓는다.When a high potential is supplied to the input terminal V in , it is inverted through the inverter I. At this time, a low potential is output to the output terminal Vout, and the low potential is transmitted through the resistor R 1 . V in ), a delay time is generated by the resistor R and the capacitors C 1 and C 2 , and this delay time determines the width of the generated clock.

그러나 이와같은 종래의 회로에 있어서는 입력전압이 인버터를 통해 저전위로 반전된 후, 다시 입력단자로 궤환될때 로직의 문턱전압이 인버터에 대해 한개밖에 없으므로 여러종류의 클럭을 발생시킬 수 없게되는 결함이 있었다.However, in this conventional circuit, when the input voltage is inverted to a low potential through the inverter and then fed back to the input terminal, there is a defect in that only one threshold voltage of the logic is generated for the inverter, so that various types of clocks cannot be generated. .

본 고안은 이와같은 종래의 결함을 해결하기 위하여 입력의 전압 변화에 대해 출력파형의 형태를 변화시킬수 있는 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.The present invention is designed to change the shape of the output waveform with respect to the voltage change of the input in order to solve such a conventional defect will be described in detail with reference to the accompanying drawings.

제2도는 본 고안의 펄스 발생 회로도로서 이에 도시한 바와 같이, 입력단자(Vin)를 인버터(I1), (I3)를 각기통해 전송게이트(TR1), (TR2)의 입력단자에 각기 접속하고, 인버터(I2)를 통해서는 상기 전송게이트(TR1), (TR2)의 제어단자(C1), (C2)에 공통접속하고, 다시 인버터(I4)를 통해서는 상기 전송게이트(TR1), (TR2)의 제어단자(C1), (C2)에 공통접속하며, 상기 전송게이트(TR1, TR2)의 출력측을 출력단자(Vout)에 접속하여 구성한 것으로 이와같이 구성된 본 고안의 작용 및 효과를 제3도를 참조하여 상세히 설명하면 다음과 같다.2 is a pulse generating circuit diagram of the present invention, as shown therein, the input terminal (V in ) through the inverter (I 1 ), (I 3 ) through the input terminal of the transfer gate (TR 1 ), (TR 2 ), respectively Are connected to the control terminals C 1 and C 2 of the transfer gates TR 1 and TR 2 through the inverter I 2 , and then again through the inverter I 4 . is connected to the output side of the control terminals (C 1), and commonly connected to a (C 2), the transfer gate (TR 1, TR 2) of said transfer gate (TR 1), (TR 2 ) to the output terminal (Vout) If described in detail with reference to Figure 3 the operation and effects of the present invention configured as described above as follows.

설명에 앞서 인버터(I1), (I2), (I3)의 로직 문턱전압을 각각 V1, V2, V3라 가정하고, 이들의 레벨은 0〈V1〈V2〈V3가 가정하여 설명한다.Prior to the description, it is assumed that the logic threshold voltages of the inverters I 1 , I 2 , and I 3 are V 1 , V 2 , and V 3 , respectively, and their levels are 0 <V 1 <V 2 <V 3. Will be explained on the assumption.

첫째, 0〈Vin〈V1일때 상기 인버터(I1-I3)의 출력단자에 모두 고전위가 출력되고, 이 고전위에 의해 전송게이트(TR1)가 온되는 반면, 전송게이트(TR2)가 오프되므로 이때, 상기 인버터(I1)에 출력되는 고전위가 상기 전송게이트(TR1)를 통해 출력단자(Vout)로 공급된다.First, when 0 &lt; V in &lt; V 1 , all of the high potentials are output to the output terminals of the inverters I 1 -I 3 , and the transfer gate TR 1 is turned on by the high potential, while the transfer gate TR 2 In this case, the high potential output to the inverter I 1 is supplied to the output terminal Vout through the transmission gate TR 1 .

둘째, V1〈Vin〈V2일때, 상기 인버터(I1)의 출력단자에 저전위가 출력되는 반면, 나머지의 인버터(I2, I3)에 고전위가 출력되고, 이에 의해 상기 전송게이트(TR1)가 온되는 반면, 전송게이트(TR2)가 오프되는데, 상기 인버터(I1)의 출력단자에 저전위가 출력되고 있으므로 상기 전송게이트(TR1)의 출력측에 저전위가 출력되어 이때, 출력단자(Vout)에 저전위가 출력된다.Second, when V 1 <V in <V 2 , a low potential is output to the output terminal of the inverter I 1 , while a high potential is output to the remaining inverters I 2 and I 3 , whereby the transmission While the gate TR 1 is turned on, the transfer gate TR 2 is turned off. Since the low potential is output to the output terminal of the inverter I 1 , the low potential is output to the output side of the transfer gate TR 1 . At this time, a low potential is output to the output terminal Vout.

셋째, V2〈Vin〈V3일때, 상기 인버터(I1, I2)에 저전위가 출력되는 반면 인버터(I3)에 고전위가 출력되고, 이로 인하여 상기 전송게이트(TR1)가 오프되는 반면, 전송게이트(TR2)가 온되므로 상기 인버터(I3)에 출력되는 고전위가 그 전송게이트(TR2)를 통해 출력단자(Vout)로 공급된다.Third, when V 2 <V in <V 3 , a low potential is output to the inverters I 1 and I 2 while a high potential is output to the inverter I 3 , thereby causing the transmission gate TR 1 to be output. On the other hand, since the transmission gate TR 2 is turned on, the high potential output to the inverter I 3 is supplied to the output terminal Vout through the transmission gate TR 2 .

마지막으로, V3〉Vin때, 상기 인버터(I1-I3)에 모두 저전위가 출력되어 상기 전송게이트(TR1)가 오프되는 반면, 전송게이트(TR2)가 온되지만, 상기 인버터(I3)에 저전위가 출력되므로 상기 출력단자(Vout)에 저전위가 출력된다.Finally, when V 3 > V in , all of the low potentials are output to the inverters I 1 -I 3 to turn off the transfer gate TR 1 , while the transfer gate TR 2 is on, but the inverter Since the low potential is output to (I 3 ), the low potential is output to the output terminal Vout.

결국, 상기와 같은 동작에 의해 입력단자(Vin)를 통해 제3a도와 같은 사인파가 입력되면 그에 상응된 구형파가 발생되고, 제3b도와 같은 톱니파가 입력되면 그에 상응된 구형파가 출력된다.As a result, when the sine wave as shown in FIG. 3a is input through the input terminal V in by the above operation, the corresponding square wave is generated, and when the sawtooth wave as shown in FIG. 3b is input, the corresponding square wave is output.

이상에서 상세히 설명한 바와 같이 본 고안은 입력의 전압 변화에 대하여 출력파형의 형태를 변화시킬 수 있게함으로써 원하는 파형을 자유롭게 생성해낼 수 있는 이점이 있다.As described in detail above, the present invention has an advantage in that a desired waveform can be freely generated by changing the shape of an output waveform with respect to a voltage change of an input.

Claims (1)

입력단자(Vin)를 인버터(I1), (I3)를 각기통해 전송게이트(TR1), (TR2)의 입력단자에 각기 접속하고, 인버터(I2)를 통해서는 상기 전송게이트(TR1), (TR2)의 제어단자(C1), (C2)에 공통접속하고, 다시 인버터(I4)를 통해서는 상기 전송게이트(TR|1), (TR2)의 제어단자(C1), (C2)에 공통접속하며, 상기 전송게이트(TR1, TR2)의 출력측을 출력단자(Vout)에 접속하여 구성한 것을 특징으로 하는 펄스 발생회로.The input terminal V in is connected to the input terminals of the transfer gates TR 1 and TR 2 through the inverters I 1 and I 3 , respectively, and through the inverter I 2 , the transfer gate is connected. Commonly connected to the control terminals C 1 and C 2 of TR 1 and TR 2 , and again controlled by the transfer gates TR | 1 and TR 2 through the inverter I 4 . A pulse generating circuit comprising a common connection to terminals (C 1 ) and (C 2 ), the output side of said transfer gates (TR 1 , TR 2 ) connected to an output terminal (Vout).
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