KR950000143B1 - Tft and manufacturing method thereof - Google Patents
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Abstract
Description
제 1 도는 종래의 박막 트랜지스터의 문제점을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a problem of a conventional thin film transistor.
제 2 도는 박막 트랜지스터의 게이트전극에 의한 단차를 감소시키기 위한 종래방법의 한 예를 나타내는 단면도.2 is a cross-sectional view showing an example of a conventional method for reducing the step difference caused by the gate electrode of a thin film transistor.
제 3 도는 (a) (b)도는 본 발명에 의한 실시예 1을 설명하기 위한 평면도 및 단면도.3 (a) and 3 (b) are a plan view and a cross-sectional view for explaining Embodiment 1 according to the present invention.
제 4 도의 (a) (b)도는 본 발명에 의한 실시예 2를 설명하기 위한 평면도 및 단면도.(A) (b) is a top view and sectional drawing for demonstrating Example 2 by this invention.
본 발명은 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 한다)에 관한 것으로, 특히 액티브 매트릭스(active matrix)형 액정표시장치(Liquid Display Device ; LCD)의 구동용으로 사용되는 TFT 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film transistors (hereinafter referred to as " TFTs "), and more particularly to TFTs used for driving an active matrix liquid crystal display (LCD) and a method of manufacturing the same. It is about.
1973년 T.P. Brody에 의해 셀렌화카드뮴(CdSe) TFT가 보고된 이래로 스위칭 소자로서 TFT의 재료는 비정질실리콘(amorphous silicon ; a-Si) 및 다결정실리콘(polycrystalline silicon ; Poly-Si)등으로 공정상의 온도조건이나 전계효과 이동도, 또는 ON/OFF비 등의 전기적 특성에 따라 다양하게 개발되어 왔다. TFT의 구성에 있어서도, Poly-Si TFT의 경우 코플레너(Co-planar)형이 주로 사용되고 있으며, a-Si TFT의 경우 순스태거(Top Gate Staggered)형과 역스태거((lnverted Staggered)형으로 나뉘어 사용되고 있다. 순스태거형에 비해 양질의 TFT를 얻을 수 있는역스태거형의 제조공정도 a-Si 층과 n+a-Si 층이 연속하여 형성되는 방식과, a-Si층 형성수 실리콘나이트라이드 따위의 에칭스토퍼층을 형성한 다음 n+ a-Si층을 형성하는 방식으로 크게 나뉘어진다.1973 T.P. Since the report of cadmium selenide (CdSe) TFT by Brody, the material of the TFT as a switching element is amorphous silicon (a-Si) and polycrystalline silicon (Poly-Si). Various developments have been made depending on the electrical properties such as effect mobility or ON / OFF ratio. Also in the configuration of the TFT, a co-planar type is mainly used for the poly-Si TFT, and a-Si TFT is divided into a top gate staggered type and an inverted staggered type. In the reverse staggered manufacturing process, where a higher quality TFT can be obtained than the forward staggered type, the a-Si layer and the n + a-Si layer are continuously formed, and the a-Si layer-formed silicon nitride is used. After forming the etching stopper layer, such as n + a-Si layer is divided into a large manner.
제 1 도는 a-Si층과 n+ a-Si층을 연속증착하여 형성시킨 역스태거형 a-Si TFT의 전형적인 예이다.1 is a typical example of an inverse staggered a-Si TFT formed by continuously depositing an a-Si layer and an n + a-Si layer.
상기 TFT의 제조방법을 간단히 설명하면 다음과 같다.The manufacturing method of the TFT is briefly described as follows.
먼저, 유리기판(11)상에 게이트전극(12)을 형성하고, 그 위에 절연막(13), a-Si층(14) 및 n+a-Si층(15)을 형성한다. 다음에, 결과물 상에 전극용 금속을 퇴적하여 소오스(16) 및 드레인 (17)의 각 전극을 형성함으로써 TFT를 제조한다.First, the gate electrode 12 is formed on the glass substrate 11, and the insulating film 13, the a-Si layer 14, and the n + a-Si layer 15 are formed thereon. Next, a TFT is manufactured by depositing metal for electrodes on the resultant to form respective electrodes of the source 16 and the drain 17.
상기한 방법으로 형성된 TFT는 액티브 매트릭스형 액정표시장치에 다음과 같이 구성되게 된다.The TFT formed by the above method is constituted as follows in the active matrix liquid crystal display device.
즉, 투명기판 상에 다수의 화소전극이 행렬형상으로 배열되고, 각 화소전극에 드레인전극을 개재해서 스위칭을 위한 TFT가 각각 접속되어 형성된다. 그 TFT의 각 행배열마다에 게이트전극이 각각 게이트전극모선에 접속되고, TFT의 각 열배열마다에 소오스전극이 각각 소오스전극 모선에 접속되어 있다. 이들 게이트전극 모선과 소오스전극 모선은 액정셀로부터 외부에 도출되어 투명기판 상에 형성된 게이트전극 모선구동회로에 의해 게이트전극 모선이 선택적으로 구동하게 된다.That is, a plurality of pixel electrodes are arranged in a matrix on a transparent substrate, and TFTs for switching are connected to each pixel electrode via drain electrodes, respectively. Gate electrodes are connected to the gate electrode buses for each row array of the TFTs, and source electrodes are connected to the source electrode buses for each column array of the TFTs. These gate electrode busbars and the source electrode busbars are externally derived from the liquid crystal cell to selectively drive the gate electrode busbars by a gate electrode busbar driving circuit formed on the transparent substrate.
그러나, 이러한 TFT를 사용한 액정표시장치(TFT-LCD)가 고도정보화 사회의 요구에 따라 대화면화, 고화질화가 진행됨에 따라, 게이트전극 모선과 소오스전극 모선의 배선이 장거리화되어 배선저항이 무시될 수 없게 되었다. 이러한 배선저항은 CR시정수 (Time Constant)에 의한 화상신호의 전달속도에 지연효과를 가져다 줌으로써 고화질에 장애가 되기 때문에, 배선재료에 대한 연구가 활발하게 진행되게 한 요인이 되었다. 또한 이러한 배선저항을 낮추기 위해서는 적정한 수준 이상의 배선폭이 요구되어지기에 이르렀다.However, as TFT-LCDs have large screens and high image quality in accordance with the demands of the advanced information society, wiring of gate electrode buses and source electrode buses can be extended over a long distance, and wiring resistance can be ignored. It is gone. Since the wiring resistance has a delay effect on the transmission speed of the image signal due to the CR Time Constant, it hinders the image quality, and thus, the research on the wiring material has been actively conducted. In addition, in order to reduce such wiring resistance, a wiring width of more than an appropriate level has been required.
일반적으로 종래의 LCD용 TFT의 제조공정에 있어서는, 유리기판 상에 게이트전극 모선과 게이트전극을 동시에 형성시켜줌에 따라 저배선저항을 위해 유지되는 게이트전극 모선의 두께가 게이트전극 두께에 그대로 유지된다. 따라서, 필요이상의 게이트전극 두께로 인하여 단자가 발생하고, 발생한 단차부에서 후속되는 각 증착막들의 단차피복성(Step coverage)이 악화되며, 단차측면부에서의 막 특성이 저하되고, 심지어 소오스, 드레인 금속의 단선이나 게이트전극과의 단락등이 일어나는 등 문제점이 발생된다.In general, in the conventional manufacturing process of the TFT for LCD, as the gate electrode busbar and the gate electrode are simultaneously formed on the glass substrate, the thickness of the gate electrode busbar maintained for low wiring resistance is maintained as it is in the gate electrode thickness. As a result, more than necessary thickness of the gate electrode causes terminal generation, deterioration of step coverage of each of the subsequent deposition films at the stepped portion, deterioration of film characteristics at the stepped side portion, even of source and drain metals. Problems occur such as disconnection and short circuit with the gate electrode.
이러한 상기 게이트전극에 의한 단차를 제거하기 위한 방법의 한 예에 관하여 제 2 도에 도시하였다. 즉, 제 2 도는, 기판(21)상에 형성된 TFT의 게이트전극(22)에 의한 단차를 제거하기 위해, 게이트전극 패턴 형성시 사용했던 감광성수지를 잔존시킨 채 폴리이미드, 이산화실리콘, 질화실리콘등의 절연막(28)을 게이트전극 높이만큼 도포시킨 후, 감광성수지와 함께 게이트전극 상부에 있는 절연막을 제거하는 소위 리프트-오프(lift-off) 기술에 관한 것이다. (일본 특개소 61-201468, 62-141777 호 참조). 그러나 이러한 종래방법은 감광성수지 측면에 피복된 절연막으로 인하여 리프트-오프가 매우 곤란한 단점이 있기 때문에, 일본 특허공개공보 평 1-165127 에 제시된 것처럼 n형 감광성수지의 감광파장에 대한 투과율 차이를 이용하여 단차부분에 n형 감광성수지를 매입하여 표면평탄화를 꾀하는 방법이 있지만, 상기한 종래방법들은 공정이 복잡할 뿐만 아니라 배선라인의 배선저항을 낮추는 것과는 관계없는 것들이다.An example of a method for removing the step difference caused by the gate electrode is shown in FIG. That is, in FIG. 2, polyimide, silicon dioxide, silicon nitride, and the like are left with the photosensitive resin used in forming the gate electrode pattern to remove the step by the gate electrode 22 of the TFT formed on the substrate 21. And a so-called lift-off technique in which the insulating film 28 is applied to the gate electrode height, and then the insulating film on the gate electrode is removed together with the photosensitive resin. (See Japanese Patent Laid-Open No. 61-201468, 62-141777). However, this conventional method has a disadvantage in that the lift-off is very difficult due to the insulating film coated on the side of the photosensitive resin. Therefore, as shown in Japanese Patent Laid-Open Publication No. 1-165127, the n-type photosensitive resin is used to transmit a difference in the photosensitive wavelength. Although there is a method of leveling the surface by embedding an n-type photosensitive resin in the stepped portion, the above-described conventional methods are not only complicated in the process but also lowered in wiring resistance of the wiring line.
따라서, 본 발명의 목적은, 상기 종래방법에 나타난 것처럼 단차부에 절연막층이나 감광수지를 매입하여 표면평탄화를 시킴으로써 단차에 의한 불량을 극복하는 방법을 사용하지 않고서, 신호를 전달하는 배선라인의 저항을 높이지 않으면서 전극부분의 단차를 감소시켜 후속되는 증착막들간의 단차부에서의 단선, 단락 등의 불량을 극복할 수 있는 반도체장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a resistance of a wiring line that transmits a signal without using a method of overcoming a defect due to a step by embedding an insulating film or photoresist in a step and surface leveling as shown in the conventional method. The present invention provides a semiconductor device capable of overcoming defects such as disconnection, short circuit, and the like at a stepped portion between deposition films without reducing the stepped portion of the electrode.
본 발명의 다른 목적은, 상기 반도체장치를 제조하는데 특히 적합한 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device, which is particularly suitable for manufacturing the semiconductor device.
상기 목적을 달성하기 위하여 본 발명은, 절연성기판 상에 게이트전극 모선과 소오스전극 모선이 절연막을 사이에 두고 서로 직교하여 구성되고, 상기 게이트전극 모선과 소오스전극 모선의 교차부에 박막 트랜지스터가 형성되며, 상기 박막 트랜지스터의 게이트전극과 상기 게이트전극 모선이 제 1 금속층으로 형성되고, 상기 박막 트랜지스터의 소오스전극과 상기 소오스전극 모선이 제 3 금속층으로 형성되며, 상기 게이트전극 모선의 상부 또는 하부에 상기 게이트전극 모선의 선폭보다 넓게 제 2 금속층이 형성되어 상기 게이트전극 모선이 상기 제 1 금속층과 제 2 금속층으로 이루어진 것을 특징으로 하는 반도체장치를 제공한다.In order to achieve the above object, according to the present invention, a gate electrode busbar and a source electrode busbar are orthogonal to each other with an insulating film interposed therebetween, and a thin film transistor is formed at an intersection of the gate electrode busbar and the source electrode busbar. And a gate electrode and the gate electrode busbar of the thin film transistor are formed of a first metal layer, and a source electrode and the source electrode busbar of the thin film transistor are formed of a third metal layer, and the gate is formed above or below the gate electrode busbar. A second metal layer is formed to be wider than a line width of an electrode busbar, and thus the gate electrode busbar is formed of the first metal layer and the second metal layer.
상기 다른 목적을 달성하기 위하여 본 발명은, 절연성기판 상에 신호를 전달하는 게이트전극 모선과 스태거전극 모선이 절연막을 사이에 두고 분리형성되어 있으며, 상기 절연성기판 상에 형성된 박막 트랜지스터의 게이트전극과 상기 게이트전극 모선, 소오스전극과 상기 소오스전극 모선이 각기 금속연결되어 있는 박막 트랜지스터의 제조방법에 있어서, 상기 게이트전극의 두께를 상기 게이트전극 도선의 두께보다 소정의 높이만큼 얇게 형성시켜 주는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.In order to achieve the above another object, the present invention provides a gate electrode busbar and a stagger electrode busbar for transmitting a signal on an insulating substrate, each having an insulating film interposed therebetween, and a gate electrode of a thin film transistor formed on the insulating substrate. In the method of manufacturing a thin film transistor in which the gate electrode busbar, the source electrode and the source electrode busbar are each metal-connected, the thickness of the gate electrode is formed to be thinner by a predetermined height than the thickness of the gate electrode lead. A method of manufacturing a semiconductor device is provided.
또한, 본 발명의 상기 다른 목적은, 상기 게이트전극 표면을 그 중앙부가 볼록한 형태로 형성하고, 소오스전극이 게이트전극 표면의 주변부인 낮은 부분위에서만 오버랩되도록 형성함으로써 달성될 수 있다.Further, the other object of the present invention can be achieved by forming the gate electrode surface in a convex shape at the center thereof, and forming the source electrode so as to overlap only on a low portion which is a periphery of the gate electrode surface.
따라서, 본 발명에 의하면 게이트전극 또는 게이트전극 모선이 2층의 계단 형상을 갖게 되므로, 종래방법과 대비하여, 하나의 패턴에 의해 형성되는 높은 단차에 의한 후속공정에서의 소오스/드레인 패턴의 단차 피복성 불량에 의한 단선의 가능성을 완화시켜줌으로써, 단차 피복성의 불량을 낮출 수 있다.Therefore, according to the present invention, since the gate electrode or the gate electrode bus bar has a step shape of two layers, the step / coating of the source / drain pattern in the subsequent process by the high step formed by one pattern, as compared with the conventional method, is achieved. By alleviating the possibility of disconnection due to poor quality, the poor level coverage can be reduced.
이하, 본 발명의 원리를 실시예 1 및 실시예 2를 통하여 첨부도면을 참조하여 상세하게 설명한다.Hereinafter, the principle of the present invention will be described in detail with reference to the accompanying drawings through Examples 1 and 2.
[실시예 1]Example 1
제 3 도의 (a)도는, 액정표시장치의 구동용으로 사용되는 에칭스토퍼가 없는 역스태거형 TFT에 대하여, ④처럼 패턴 형성된 수평신호선인 소오스전극 모선과 ②처럼 패턴 형성된 수직신호선인 게이트전극 모선과의 교차부에서의 평면도를 나타낸 것이다. 제 3 의 (b)도는 상기 (a)도의 A-A'선을 자른 단면도를 나타낸다.FIG. 3 (a) shows a source electrode busbar which is a horizontal signal line patterned as (4) and a gate electrode busbar which is patterned vertical signal line as (2) for an inverse staggered TFT without an etching stopper used for driving a liquid crystal display device. A plan view is shown at the intersection of. FIG. 3B is a cross-sectional view taken along the line AA ′ of FIG.
유리기판(31)상에 게이트전극(32)과 게이트전극 모선을 형성시키기 위하여 제 1 금속층을 500Å 정도나 그이하로 얇게 증착한 후 ①처럼 패터닝한다. 이어서, 결과물 상에 제 2 금속층을 3,000∼4,000Å이나 혹은 소정의 원하는 두께로 증착한 후 ②처럼 상기 ①의 패턴보다 넓게 패터닝하여 배선저항이 낮은 두꺼운 게이트전극 모선을 형성한다. 그 결과, 상기 게이트전극 모선은 제 1 금속층과 제 2 금속층의 2층의 금속층으로 형성되고, 상기 게이트전극(32)은 게이트전극 모선보다 상기 제 2 금속층의 높이만큼 얇게 형성된다. 이어서, 일반적으로 알려진 TFT 제조공정에 따라, 절연막(33), a-Si 막(34), n+a-Si막(35)을 차례로 증착한 수, 상기 실리콘막들을 ③처럼 패터닝한다. 다음에, 결과물 상에 제 3 금속층을 증착한 후, 이를 ④처럼 패터닝하여 소오스/드레인전극(36, 37)을 형성한다. 화소전극(도시되지 않음)은 공정의 특성에 따라, 게이트전극 형성 전후나 실리콘막들의 형성 후, 또는 소오스/드레인전극 형성 후에 적절히 선택하여 형성할 수 있다.In order to form the gate electrode 32 and the gate electrode busbar on the glass substrate 31, the first metal layer is thinly deposited to about 500 kV or less and then patterned as ①. Subsequently, a second metal layer is deposited on the resultant at a thickness of 3,000 to 4,000 Å or a predetermined desired thickness, and then patterned to be wider than the pattern of ① as described above to form a thick gate electrode busbar having low wiring resistance. As a result, the gate electrode bus bar is formed of two metal layers of the first metal layer and the second metal layer, and the gate electrode 32 is formed thinner than the gate electrode bus bar by the height of the second metal layer. Subsequently, according to a generally known TFT manufacturing process, the insulating film 33, the a-Si film 34, and the n + a-Si film 35 are sequentially deposited, and the silicon films are patterned as in?. Next, after depositing a third metal layer on the resultant, it is patterned as ④ to form source / drain electrodes 36 and 37. The pixel electrode (not shown) may be appropriately selected and formed according to the characteristics of the process, before or after the gate electrode formation, after the formation of the silicon films, or after the source / drain electrode formation.
상기한 제조공정중에서, ①의 패턴형성공정과 ②의 패턴형성공정 순서를 바꾸어도 동일한 결과를 얻을 수 있다. 즉, 게이트전극을 제 1 금속층 및 제 2 금속층의 2층의 금속층으로 형성할 수 있다.In the above manufacturing process, the same result can be obtained by changing the order of the pattern forming step of ① and the pattern forming step of ②. That is, the gate electrode can be formed of two metal layers of the first metal layer and the second metal layer.
[실시예 2]Example 2
제 4 도의 (a)도는 실시예 1 에서와 같은 위치에서의 평면도이며, (b)도는 (a)도의 B-B'선을 자른 단면도이다.(A) of FIG. 4 is a top view in the same position as Example 1, (b) is sectional drawing which cut the BB 'line | wire of (a).
유리기판(41)상에 게이트전극 모선과 게이트전극(42)을 형성하기 위하여 3,000∼4,000Å이나 혹은 소정의 원하는 두께로 제 1 금속층을 증착한 후 ①'처럼 패터닝한다. 이어서, 결과물 상에 제 2 금속층을 500Å 정도나 그 이하로 얇게 증착한 후 ②'처럼 상기 ①'의 패턴보다 넓게 패터닝하여 게이트전극(43)을 형성한다. 그 결과, 상기 게이트전극(43)은 제 1 금속층 및 제 2 금속층으로 이루어져, 그 표면의 중앙부가 볼록한 형태로 형성된다. 다음에 결과물 상에 절연막(44), a-Si막(45), n+a-Si막(46)을 차례로 증착한 후, 상기 실리콘막들을 ③'처럼 패터닝한다. 이어서, 결과물 상에 제 3 금속층을 증착한 후 ④'처럼 패터닝하여 소오스, 드레인전극(47, 48)을 형성한다. 이때, 소오스, 드레인전극(47, 48)은 얇게 형성된 게이트전극(43), 즉 게이트전극(43) 표면의 주변부인 낮은 부분 위에서만 오버랩되도록 형성한다. 상기한 제조공정중에서, ①'의 패턴형성공정과 ②'의 패턴형성공정 순서를 바꾸어도 동일한 결과를 얻을 수 있음은 물론이다.In order to form the gate electrode bus bar and the gate electrode 42 on the glass substrate 41, the first metal layer is deposited at a thickness of 3,000 to 4,000 Å or a predetermined desired thickness and then patterned as ① '. Subsequently, the second metal layer is thinly deposited on the resultant to about 500 kV or less, and then patterned to be wider than the pattern of ① 'as in ②' to form the gate electrode 43. As a result, the gate electrode 43 is composed of a first metal layer and a second metal layer, and the center portion of the surface thereof is formed to be convex. Next, an insulating film 44, an a-Si film 45, and an n + a-Si film 46 are sequentially deposited on the resultant, and then the silicon films are patterned as ③ '. Subsequently, a third metal layer is deposited on the resultant, and then patterned as ④ 'to form the source and drain electrodes 47 and 48. At this time, the source and drain electrodes 47 and 48 are formed so as to overlap only on a thinly formed gate electrode 43, that is, a lower portion that is a periphery of the surface of the gate electrode 43. In the above manufacturing process, the same result can be obtained even if the order of the pattern forming step of ① 'and the pattern forming step of ②' are changed.
본 발명에 의한 상기의 실시예 1 및 실시예 2는 액티브 매트릭스형 LCD에 사용하는 역스태거형 TFT에 관한 것이지만, 순스태거형 TFT에서도 소오스전극 모선과 소오스/드레인전극을 동일한 방법으로 형성하여, 소오스/드레인전극에 의한 단차를 감소시켜 단차 피복성을 향상시킴으로써 후속공정에서 단차부에 발생하는 단선, 단락등을 극복할 수 있다.The first and second embodiments of the present invention relate to an inverse staggered TFT used in an active matrix LCD, but in a forward staggered TFT, a source electrode busbar and a source / drain electrode are formed in the same manner. By reducing the step difference caused by the drain electrode and improving the step coverage, it is possible to overcome the disconnection and short circuit occurring in the step part in a subsequent step.
또한, LCD뿐만 아니라 접촉형 이메지 센서등 박막 트랜지스터를 사용하는 반도체장치에 널리 적용할 수 있음은 물론이다.In addition, it is a matter of course that the present invention can be widely applied to semiconductor devices using thin film transistors such as LCDs as well as contact image sensors.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024487A KR950000143B1 (en) | 1991-12-26 | 1991-12-26 | Tft and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024487A KR950000143B1 (en) | 1991-12-26 | 1991-12-26 | Tft and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930015090A KR930015090A (en) | 1993-07-23 |
| KR950000143B1 true KR950000143B1 (en) | 1995-01-10 |
Family
ID=19326113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910024487A KR950000143B1 (en) | 1991-12-26 | 1991-12-26 | Tft and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000143B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105702654A (en) * | 2014-12-16 | 2016-06-22 | 英飞凌科技美国公司 | Power FET Having Reduced Gate Resistance |
-
1991
- 1991-12-26 KR KR1019910024487A patent/KR950000143B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105702654A (en) * | 2014-12-16 | 2016-06-22 | 英飞凌科技美国公司 | Power FET Having Reduced Gate Resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015090A (en) | 1993-07-23 |
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