KR940009134B1 - Liquid crystal display - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 역스태거형 TFT를 사용한 종래 기술을 나타낸 도면.1 shows a prior art using an inverse staggered TFT.
제2도는 본 발명의 실시예 1의 제조공정을 설명하기 위한 도면.2 is a view for explaining a manufacturing process of the first embodiment of the present invention.
제3도는 본 발명의 실시예 2에 의해 제조된 표시기판의 단면도.3 is a cross-sectional view of a display substrate manufactured by Embodiment 2 of the present invention.
본 발명은 박막트랜지스터(TFT)를 사용한 액티브 매트릭스형 액정표시장치에 관한 것으로서, 특히 전극선과 TFT가 형성된 표시기판과 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix liquid crystal display device using a thin film transistor (TFT), and more particularly, to a display substrate on which electrode lines and TFTs are formed, and a method of manufacturing the same.
TFT를 사용한 액티브 매트릭스형 액정표시기판은 단순 매트릭스형 표시장치에 비해 대화면과 고화질을 얻을 수 있기 때문에 한창 연구개발되고 있으며, 장래 고품위의 OA용이나 하이비전용을 실현할 수 있는 유력한 표시장치이다. 여기서 사용되는 TFT의 반도체 재료도 처음에는 셀렌화카드뮴(CdSe)이 쓰이다가 점차 비정질실리콘(a-Si)이나 다결정 실리콘(Poly-Si)등이 쓰이게 되었으며, TFT의 구조도 순스태거형, 역스태거형, 코-플래너(CO-planar)형등으로 다양화 되었다. 순스태거형 TFT를 사용한 액티브 매트릭스형 표시기판의 제조공정에 관해서는 일본 특허공개공보 소 59-501562호에 잘 나타나 있으나, 보다 양질의 TFT를 얻을 수 있는 역스태거형 TFT가 오늘날 주로 사용되고 있는 추세이다.Active matrix type liquid crystal display substrates using TFTs are being researched and developed because they can obtain a large screen and high image quality compared to simple matrix type display devices, and are a powerful display device capable of realizing high quality OA and high vision in the future. The semiconductor material of the TFT used here is cadmium selenide (CdSe) at first, but gradually amorphous silicon (a-Si) or polycrystalline silicon (Poly-Si) is used. It has been diversified into a mold and a CO-planar type. The manufacturing process of an active matrix display substrate using a forward staggered TFT is well described in Japanese Patent Laid-Open Publication No. 59-501562, but an inverted staggered TFT that can obtain a higher quality TFT is mainly used today. .
일반적으로 역스태거형 TFT를 사용한 액티브 매트릭스 표시기판의 제조공정을 제1도를 참조하여 설명하면 다음과 같다. 제1a도는 게이트전극선(17)과 소오스전극(1)이 교차하는 부근에 역스태거형 TFT가 형성되어 있는 표시기판의 평면도를 나타낸 것이며, b도는 a도의 A-A′선을 자른 단면도이고, c도는 a도의 B-B′선을 자른 단면도이다.In general, the manufacturing process of the active matrix display substrate using the reverse staggered TFT will be described with reference to FIG. FIG. 1A shows a plan view of a display substrate on which a reverse staggered TFT is formed in the vicinity of the intersection of the gate electrode line 17 and the source electrode 1, FIG. B is a cross-sectional view taken along the line AA ′ of FIG. It is sectional drawing which cut the line BB 'of FIG.
유리기판(1)상에 게이트전극(12)과 게이트전극선(17)을 a도의 ①처럼 패턴형성시키고, 실리콘나이트라이드 절연층(13)과 a-Si층(14)을 퇴적시킨 후 a도의 ②처럼 패터닝하여 반도체층(14)을 형성시킨다. 이어서 금속막을 증착한 후 a도의 ③처럼 패터닝하여 소오스전극(15) 드레인전극(16), 소오스전극(18)을 형성시킨다.The gate electrode 12 and the gate electrode line 17 are pattern-formed on the glass substrate 1 as shown in Fig. 1a, and the silicon nitride insulating layer 13 and the a-Si layer 14 are deposited. The semiconductor layer 14 is formed by patterning as described above. Subsequently, a metal film is deposited, and then patterned as in FIG. 3A to form the source electrode 15, the drain electrode 16, and the source electrode 18.
상기한 제조방법에서 소오스ㆍ드레인전극(15, 16)과 a-Si층(14)과의 오믹접촉을 위해 P도핑된 n+a-Si층을 형성시켜 주는 것이 일반적이며, ITO(Indium Tin Oxide)로 된 화소전극은 공정조건에 따라 적정한 순서로 형성시켜 줄 수 있다.In the above manufacturing method, it is common to form a P-doped n + a-Si layer for ohmic contact between the source / drain electrodes 15 and 16 and the a-Si layer 14, and ITO (Indium Tin Oxide) ) May be formed in a proper order according to the process conditions.
상기와 같이 제조된 액티브 매트릭스형 표시기판은 그 공정의 복잡성을 줄이기 위해 게이트전극선과 화소전극을 동일 마스크로 하여 형성시켜 주는 방법이 일본인 다께다 에쯔아, 가오구찌 다까오등에 의해 발명되어 국내 공고번호 90-4732호에 개시되어 있지만, 무엇보다도 관심의 대상이 되고 있는 것은 표시부의 대화면화와 고화질화 문제이다. 이렇게 표시부의 대형화와 고화질을 추구함에 따라서 단위면적당 화소밀도가 증가하게 되고 전극수도 증가하게 된다. 따라서 전극선의 길이도 길어지게 되어 배선저항이 무시될 수 없을 정도로 증가한다. 따라서 화소전극을 캐패시터로 하는 RC회로에 있어서 시간상수(Time Constant)가 증가되어 화상신호의 전달속도에 지연효과를 가져오게 된다. 이것은 고화질에 대한 요청에 역행하는 것이기 때문에 오늘날 배선저항의 감소를 위해 많은 연구와 투자가 이루어지게 되는 주요인이 된다. 배선저항을 감소시키기 위해 저저항의 배선재료에 대한 개발이 한창 진행되고 있으며, 배선구조의 개선에도 많은 연구가 이루어지고 있다.In order to reduce the complexity of the process, the active matrix display substrate manufactured as described above has been invented by Japanese Etsua, Kaoguchi Kakao, etc. in order to form the gate electrode line and the pixel electrode with the same mask. Although disclosed in No. 90-4732, above all, it is a matter of interest for the large screen and the high quality of the display. As the display unit is enlarged and high quality is pursued, the pixel density per unit area increases and the number of electrodes increases. Therefore, the length of the electrode line is also increased, so that the wiring resistance can not be ignored. Therefore, in the RC circuit using the pixel electrode as a capacitor, the time constant is increased, which causes a delay effect on the transfer speed of the image signal. Since this is contrary to the request for high image quality, it is a major cause for much research and investment to reduce wiring resistance today. In order to reduce the wiring resistance, the development of low resistance wiring material is in full swing, and much research has been made to improve the wiring structure.
특히, 배선구조에 관하여서는, 배선의 단면적에 반비례하는 배선저항의 감소를 위해 배선의 두께를 높이는 것이 일반적이지만, 일정 두께이상 높이는 것은 기판과 금속배선과의 단차가 크게 발생되어, 후속공정시 단차부에서의 단차피복성(Step Coverage)이 불량하게 되어 반도체 장치의 신뢰성과 수율을 떨어뜨리게 된다.In particular, in terms of the wiring structure, it is common to increase the thickness of the wiring in order to reduce the wiring resistance inversely proportional to the cross-sectional area of the wiring, but increasing the thickness above a certain thickness causes a large step between the substrate and the metal wiring. The step coverage at the negative portion becomes poor, which reduces the reliability and yield of the semiconductor device.
제1도에 나타나듯이 종래에는 게이트전극선, 절연층, 신호전극선이 기판상에서 수직적으로 적층구조를 형성하기 때문에 후속공정시 단차피복성을 고려하여 금속배선의 두께에 일정한 제한이 따르는 결점이 발생된다.As shown in FIG. 1, the gate electrode line, the insulating layer, and the signal electrode line are conventionally formed on the substrate to form a stacked structure, so that a defect in which the thickness of the metal wiring is limited in consideration of step coverage in a subsequent process occurs.
따라서 본 발명의 목적은 박막트랜지스터가 형성된 액정표시장치의 표시기판에 있어서 게이트전극선과 신호전극선의 배선저항을 감소시키기 위해, 금속배선에 의한 단차 불량을 유발하지 않으면서 소정 두께 이상의 금속배선을 형성시키는데 있다.Accordingly, an object of the present invention is to form a metal wiring of a predetermined thickness or more without causing a step difference caused by metal wiring in order to reduce wiring resistance of a gate electrode signal and a signal electrode line in a display substrate of a liquid crystal display device having a thin film transistor. have.
상기 목적을 달성하기 위하여, 본 발명은 게이트전극선과 신호를 전달하는 신호전극선이 절연막을 사이에 두고 분리형성되어 있으며, 상기 게이트전극선과 신호전극선의 교차지역 부근에 박막트랜지스터가 형성되어 있는 액정평판표시기판에 있어서, 상기 게이트전극선과 신호전극선을 절연성 기판상의 동일 평면상에 형성시키거나, 절연성 기판표면아래로 소정의 깊이만큼 침입시켜 형성시켜 줌으로써 달성한다.In order to achieve the above object, the present invention provides a liquid crystal display in which a gate electrode line and a signal electrode line for transmitting a signal are separated from each other with an insulating film interposed therebetween, and a thin film transistor is formed near an intersection of the gate electrode line and the signal electrode line. In the substrate, the gate electrode line and the signal electrode line are formed on the same plane on the insulating substrate or intruded by a predetermined depth below the surface of the insulating substrate.
이하 본 발명의 원리가 구체화되 실시예 1, 실시예 2를 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments 1 and 2 will be described in detail with reference to the accompanying drawings.
[실시예 1]Example 1
실시예 1은 유리기판상(11)의 동일평면에 게이트전극선(12)과 소오스전극선(13)을 형성시켜 줌으로써, 유리기판, 게이트전극선, 절연층, 소오스전극선이 수직적으로 적층구조를 이룸에 따른 종래기술에 있어서의 금속배선의 두께에 대한 제한을 극복할 수 있다.In the first embodiment, the gate electrode line 12 and the source electrode line 13 are formed on the same plane of the glass substrate 11 so that the glass substrate, the gate electrode line, the insulating layer, and the source electrode line are vertically stacked. It is possible to overcome the limitation on the thickness of the metal wiring in the technique.
이하 제조공정을 제2a도~e도를 참조하여 살펴보면 아래와 같다. a도에서 유리재질의 절연물질로 형성된 유리기판(11)상의 전표면에 금속을 물리증착 및 CVD등의 방법으로 소정의 두께만큼 형성시킨 후 게이트전극선(2), 소오스전극선(3)을 a도와 같이 패터닝하여 형성시킨다. 이때 상기 제1금속층의 두께는 박막트랜지스터의 후속 공정시 단차피복성의 향상을 위해 500 정도나 혹은 그 이하로 유지시켜 줄 수 있다. 이어서 기판의 전표면에 실리콘나이트라이트등의 절연층(6), a-SI : H(수소화 비정질 실리콘)층(4) 및 n+a-Si층(4)을 차례로 증착시킨 후 b도와 같이 패터닝하여 반도체막(4)를 형성시킨다. 이때 절연층(6)은 반도체막(4)을 제외한 전표면에 남아있는 상태이다.Hereinafter, the manufacturing process will be described with reference to FIGS. In FIG. a, a metal is formed on the entire surface of the glass substrate 11 formed of an insulating material made of glass by a predetermined thickness by physical vapor deposition, CVD, etc., and then the gate electrode line 2 and the source electrode line 3 It is formed by patterning together. In this case, the thickness of the first metal layer may be maintained at about 500 or less in order to improve step coverage in a subsequent process of the thin film transistor. Subsequently, an insulating layer 6 such as silicon nitrite, an a-SI: H (hydrogenated amorphous silicon) layer 4, and an n + a-Si layer 4 are sequentially deposited on the entire surface of the substrate, and then patterned as shown in b. The semiconductor film 4 is formed. At this time, the insulating layer 6 remains on the entire surface except for the semiconductor film 4.
이어서 c도에서 처럼, 게이트전극선(2), 소오스전극선(3)의 점선표시지역의 내부에 잔존하는 절연층(6)을 에칭하여 제거한다.Subsequently, as shown in FIG. C, the insulating layer 6 remaining inside the dotted line display region of the gate electrode line 2 and the source electrode line 3 is etched and removed.
이어서 기판 전표면에 금속을 증착한 후 d도에 도시된 것처럼 게이트전극선(2), 소오스전극선(3) 위에 제2금속층(5)을 패턴형성시켜 준다. 이때 소오스전극과 드레인전극이 함께 형성된다.Subsequently, after depositing a metal on the entire surface of the substrate, the second metal layer 5 is patterned on the gate electrode line 2 and the source electrode line 3 as shown in FIG. At this time, the source electrode and the drain electrode are formed together.
상기 게이트전극선(2), 소오스전극선(3) 위에 제2금속층을 패턴형성시킬때, 전극선의 교차부에서의 전극선의 절단 혹은 연결은 반대로 선택할 수 있다. 즉 a도에서 소오스전극(3)을 연결시키고 게이트전극선(2)을 절단한 경우에는 상기 d도에서의 제2금속층(5)의 패턴을 바꾸어 게이트전극선을 연결시키고 소오스전극선을 절단시켜야 한다. 제2금속층의 두께는 제1금속층의 두께와 달리 금속배선의 배선저항을 고려하여 충분히 두껍게 할 수 있다.When patterning the second metal layer on the gate electrode line 2 and the source electrode line 3, the cutting or connecting of the electrode line at the intersection of the electrode line may be reversed. That is, when the source electrode 3 is connected in FIG. A and the gate electrode line 2 is cut, the pattern of the second metal layer 5 in FIG. D is changed to connect the gate electrode line and the source electrode line is cut. Unlike the thickness of the first metal layer, the thickness of the second metal layer may be sufficiently thick in consideration of wiring resistance of the metal wiring.
e도는 d도의 A-A′선을 자른 단면도이다.FIG. e is a cross-sectional view taken along the line A-A 'of d degree.
[실시예 2]Example 2
실시예 2는 제3도에서 보여지듯이 유리재질의 절연성기판(21)의 표면아래로 소정의 깊이만큼 게이트전극선(22), 소오스전극선(23)을 침입시켜 형성시킴으로써, 종래기술에서의 금속배선두께의 제한성을 극복할 수 있는 유력한 수단이다.As shown in FIG. 3, the second embodiment is formed by penetrating the gate electrode line 22 and the source electrode line 23 by a predetermined depth under the surface of the insulating substrate 21 of glass material, thereby providing a metal wiring thickness in the prior art. Is a powerful means to overcome the limitations of
유리기판 속으로 평탄화 금속배선을 형성시키는 방법은 본 발명의 발명자를 대표발명자로 하여 국내 특허출원번호 91-10069호로 출원된‘금속배선 제조방법’에 잘 나타나 있다.The method of forming the planarized metal wiring into the glass substrate is well shown in the 'Metal wiring manufacturing method' filed with the domestic patent application No. 91-10069 as the inventor of the present invention as a representative inventor.
상기 기출원된 발명은, 유리기판의 상부에 포토레지스트패턴을 형성하는 제1공정과, 상기 포토레지스트패턴을 통해 노출된 유리기판을 소정두께 제거하여 개구부를 형성하는 제2공정과, 상기 구조의 전 표면에 금속막을 도포하여 유리기판의 개구부를 메꾸는 제3공정과, 상기 구조의 개구부를 제외한 부분이 금속막과 포토레지스트 패턴을 제거하는 제4공정으로 이루어지는 것을 특징으로 하는 금속배선 제조방법이다.The previously disclosed invention comprises: a first process of forming a photoresist pattern on an upper portion of a glass substrate, a second process of forming an opening by removing a predetermined thickness of the glass substrate exposed through the photoresist pattern; And a third step of filling the opening of the glass substrate by applying a metal film to the entire surface, and a fourth step of removing the metal film and the photoresist pattern except for the opening of the structure. .
따라서 실시예 2는 기출원된 국내 특허출원번호 91-10069호의 제조방법을 적용하여 유리기판(21) 표면 아래로 소정의 깊이만큼 게이트전극선(22), 소오스전극선(23)을 침입시켜 형성시키고, 후속되는 공정은 실시예 1과 같은 제조방법으로 수행한다.Therefore, Example 2 is formed by infiltrating the gate electrode line 22 and the source electrode line 23 to a predetermined depth below the surface of the glass substrate 21 by applying the manufacturing method of the previously applied domestic patent application No. 91-10069, The subsequent process is carried out in the same manner as in Example 1.
따라서 실시예 2는 금속배선의 두께에 대한 제한의 폭을 유리기판속으로 침입된 금속배선의 깊이만큼 더 완화시킬 수 있는 것이다.Therefore, the second embodiment can further relax the width of the restriction on the thickness of the metal wiring by the depth of the metal wiring penetrating into the glass substrate.
상기의 제조공정에 있어서 제1금속층(22, 23)을 유리기판속으로 소정의 깊이만큼 형성시킨 후, 양극 산화막을 상기의 제1금속층상에 형성시킨 후 유리기판의 표면을 평탄화 시킴으로써 후속되는 절연층의 누설전류를 감소시킬 수도 있다.In the manufacturing process described above, the first metal layers 22 and 23 are formed into the glass substrate by a predetermined depth, and then the anodic oxide film is formed on the first metal layer, followed by planarizing the surface of the glass substrate. It is also possible to reduce the leakage current of the layer.
이상에서 살펴본 실시예 1, 실시예 2는 대형화, 고화질화 되어가는 액티브 매트릭스형 액정표시기판에 있어서, 금속배선의 배선저항의 감소를 위해 동일평면상에 전극선을 형성시킨 발명으로써, 박막트랜지스터가 절연성기판상에 응용된 곳에 폭넓게 적용하여 배선저항을 원하는 수준으로 낮출 수 있다.Embodiments 1 and 2 described above are inventions in which electrode lines are formed on the same plane in order to reduce wiring resistance of metal wirings in an active matrix liquid crystal display substrate that has a larger size and a higher quality, where a thin film transistor is an insulating substrate. It can be applied to a wide range of applications where the wiring resistance is lowered to a desired level.
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Cited By (1)
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-
1992
- 1992-01-07 KR KR1019920000101A patent/KR940009134B1/en not_active IP Right Cessation
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|---|---|---|---|---|
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