KR940027204A - 실리사이드 투명도전막 형성방법 - Google Patents

Abstract

본 발명은 실리사이드 투명도전막 형성방법에 관한 것으로 반도체층(12)상에 금속층(13)을 형성하고, 금속의 공융온도와 용융온도를 고려한 온도에서 열처리함으로써 금속원자의 확산에 의해 반도체층(12)을 실리사이드막화(14)하여 종래의 ITO 막보다 도전성이 우수한 투명실리사이드막을 형성시켜, ITO막을 대체할 수 있는 투명도전막 형성할 수 있다.

또한, 상기 방법으로 형성된 실리사이드막(14)상에 반도체층(12), 금속층(13)을 형성하여 실리사이드막(14)을 다층으로 형성하는 횟수를 조절하여 원하는 두께의 실리사이드막(14)을 얻을 수 있으며, 절연기판(11)상에 반도체층(12)과 금속층(13)을 반복적으로 원하는 두께만큼 형성시킨후 열처리하여 반도체층(12)과 금속층(13)을 실리사이드막(14)화하여 저항이 낮은 두꺼운 실리사이드막(14)을 쉽게 얻을 수 있고, 두께를 용이하게 조절할 수 있다.

Description

실리사이드 투명도전막 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제 2도 (A) - (F )는 본 발명의 제 1 실시예에 따른 실리사이드 형성방법을 나타낸 공정단면도, 제 3도 (A) (B)는 본 발명의 제 2 실시예를 나타낸 종단면도, 제 4도는 본 발명의 다른 제 1 실시예를 설명하기 위한 액정표시 장치단면도, 제 5도는 본 발명의 다른 제 2 실시예를 설명하기 위한 일렉트로 루미네센스 셀 단면도.

Claims (7)

1. 절연기판(11)상에 반도체층(12)과 금속층(13)을 차례로 형성하는 1단계 공정, 상기 공정후 금속의 용융온도 및 공융온도를 고려한 온도로 열처리하여 반도체층(12)을 실리사이드막(14)화 하는 2단계 공정, 상기 실리사이드막(14)상에 잔존하는 금속층(13)을 제거하는 3단계 공정, 상기 실리사이드막(14)상에 반도체층(12), 금속층(13)을 차례로 형성하는 4단계 공정, 상기 공정후 기판을 열처리하여 반도체층(12)을 실리사이드막(14)화 하는 5단계 공정, 상기 실리사이드막(14)상에 잔존하는 금속층(13)을 제거하는 6단계 공정, 상기 공정후 4단계부터 6단계의 공정을 수회수행하여 저항이 낮은 두꺼운 실리사이드막(14)을 형성함을 특징으로 하는 실리사이드 투명도적막 형성방법.
2. 제 1 항에 있어서, 절연기판(11)상에 반도체층(12)과 금속층(13)으로 된 이중층을 다층으로 형성시켜 열처리함으로써 반도체층(12)과 금속층(13)을 실리사이드막(14)화 함을 특징으로 하는 실리사이드 투명도전막 형성방법.
3. 제 1 항에 있어서, 반도체층(12)의 두께는 200Å∼400Å 정도임을 특징으로 하는 실리사이드 투명도전막 형성방법.
4. 제 1 항에 있어서, 금속층(13)의 금속으로는 Al, Cr, Ni, Mo, Ta, Pd, Ag, Pt, W, Ti 등을 이용함을 특징으로 하는 실리사이드 투명도전막 형성방법.
5. 제 1 항에 있어서, 반도체층(3)으로는 poly-Si, P⁺a-SiC : H, n⁺a-SiC : H, a-SiC : H, P⁺a-Si : H, n⁺a-Si : H, a-Si : H 등을 이용함을 특징으로 하는 실리사이드 투명도전막 형성방법.
6. 제 2 항에 있어서, 반도체층(12)과 금속층(13)의 두께는 200Å∼400Å 의 두께로 형성함을 특징으로 하는 실리사이드 투명도전막 형성방법.
7. 제1,2항에 있어서, 반도체층(2)과 금속층(13)의 형성횟수로 실리사이드막(14)의 두께를 조절함을 특징으로 하는 실리사이드 투명도전막 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.