KR940023166A - Malfunction prevention circuit of synchronous signal counter - Google Patents

Malfunction prevention circuit of synchronous signal counter Download PDF

Info

Publication number
KR940023166A
KR940023166A KR1019930003347A KR930003347A KR940023166A KR 940023166 A KR940023166 A KR 940023166A KR 1019930003347 A KR1019930003347 A KR 1019930003347A KR 930003347 A KR930003347 A KR 930003347A KR 940023166 A KR940023166 A KR 940023166A
Authority
KR
South Korea
Prior art keywords
synchronization signal
signal
sync
clock
period
Prior art date
Application number
KR1019930003347A
Other languages
Korean (ko)
Other versions
KR950015095B1 (en
Inventor
윤주호
Original Assignee
이헌조
주식회사 금성사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이헌조, 주식회사 금성사 filed Critical 이헌조
Priority to KR1019930003347A priority Critical patent/KR950015095B1/en
Publication of KR940023166A publication Critical patent/KR940023166A/en
Application granted granted Critical
Publication of KR950015095B1 publication Critical patent/KR950015095B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 멀치-동기 모니터의 인터페이스에 관한 것으로, 일반적으로 사용되고 있는 동기신호 계수회로는 수평, 수직-동기신호와 클럭신호가 동기화되어 있지 않음으로 수평, 수직-동기 신호의 위상이 조금씩 바뀔경우 최종 출력값이 ±1이 변하게 된다.The present invention relates to an interface of a mulch-sync monitor. In general, a sync signal counting circuit that is generally used is not synchronized with a horizontal and vertical sync signal and a clock signal. The output value changes by ± 1.

그러므로, 동기신호의 주기를 클럭수로 계수한 값을 이용하여 입력되는 모드를 구분하는 회로에서 출력의 미세한 차이로 오동작이 발생하게 되는 문제점이 있게 된다.Therefore, there is a problem that a malfunction occurs due to a minute difference in output in a circuit for classifying input modes using a value obtained by counting the period of the synchronization signal by the number of clocks.

이에 따라서 본 발명의 목적은 상기와 같은 종래의 동기신호 계수회로에 따르는 결함을 해결하기 위하여, 동기신호의 1주기 동안의 클럭수를 계수한 값이 바로 이전 주기동안의 값과 일정값 이상이 차이가 나는지를 체크하여 그 결과에 따라서 모드를 지정하는 출력 데이타를 결정함으로써 동기신호의 위상변이에 따른 오동작을 방지하도록 한 동기신호 계수기의 오동작 방지회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-described defects caused by the conventional synchronization signal counting circuit, and the value of counting the number of clocks in one period of the synchronization signal differs from the value during the previous period by more than a predetermined value. The present invention provides a malfunction prevention circuit of a synchronization signal counter which checks whether the output signal designates a mode according to the result and determines the malfunction according to the phase shift of the synchronization signal.

Description

동기신호 계수기의 오동작 방지회로Malfunction prevention circuit of synchronous signal counter

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 종래의 동기신호 계수 회로도, 제2도는 제1도에서 동기신호의 위상변이에 따른 계수값이 차이를 나타낸 설명도, 제3도는 본 발명의 동기신호 계수기의 오동작 방지회로도이다.1 is a diagram illustrating a conventional synchronization signal counting circuit, and FIG. 2 is an explanatory diagram showing a difference in coefficient values according to a phase shift of a synchronization signal in FIG. 1, and FIG. 3 is a malfunction prevention circuit diagram of the synchronization signal counter of the present invention.

Claims (4)

수평 동기신호(H-SYNC)의 1주기 구간에서 입력 클럭(clock)의 수를 계수하는 카운터부(10)와, 상기 카운터부(10)가 동기신호(H-SYNC)의 구간에서 계수한 데이타을 래치하는 제1래치부(20)와, 이전 동기신호(H-SYNC)의 주기에 대응하는 데이타와 현재 동기신호(H-SYNC)의 주기에 대응하는 데이타의 차에 따라서 외부로부터 인가되는 제어신호에 의해 상기 제1래치부(20)에 저장된 데이타를 래치하는 제2래치부(30)와, 상기 제1래치부(20)의 출력(Q10~Q1n)에서 제2래치부(30)의 반전출력()을 가산하여 그차를 구하는 가산부(40)와, 상기 가산부(40)의 출력 데이타가 일정값 이상인지를 판별하여 동기신호(H-SYNC)의 위상변이를 검출하는 오류 검출부(50)와, 상기 오류 검출부(50)에 의해 일정 값 이상의 오차가 검출되었을때 상기 제1래치부(30)의 데이타가 제2래치부(30)에 래치되도록 제어하는 래치 제어부(60)로 구성된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.A counter unit 10 for counting the number of input clocks in one period of the horizontal synchronization signal H-SYNC, and data counted by the counter unit 10 in the period of the synchronization signal H-SYNC. The control signal applied from the outside according to the latching of the first latch unit 20 and the data corresponding to the period of the previous synchronization signal H-SYNC and the data corresponding to the period of the current synchronization signal H-SYNC. The second latch unit 30 latches the data stored in the first latch unit 20 by the second latch unit 30 and the second latch unit 30 at the outputs Q 10 to Q 1n of the first latch unit 20. Inverted output of An adder 40 for calculating the difference by adding?), An error detector 50 for determining a phase shift of the synchronization signal H-SYNC by determining whether the output data of the adder 40 is equal to or greater than a predetermined value; And a latch control unit 60 for controlling the data of the first latch unit 30 to be latched to the second latch unit 30 when an error of a predetermined value or more is detected by the error detecting unit 50. Malfunction prevention circuit of the synchronization signal counter. 제1항에 있어서, 상기 카운터부(10)는 수평동기신호(H-SYNC)가 클럭으로 인가된 T-타입 플립플롭(12)의 출력단(Q)이 카운터(11)의 리세트 단자(RESET)에 접속되고 상기 카운터(11)의 클럭단(CK)에는 동기신호(H-SYNC)의 주기를 검출하기 위한 클럭신호(clock)가 인가된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.The output terminal Q of the T-type flip-flop 12 to which the horizontal synchronizing signal H-SYNC is applied as a clock has a reset terminal RESET of the counter 11. And a clock signal (clock) for detecting a period of the synchronization signal (H-SYNC) is applied to the clock terminal (CK) of the counter (11). 제1항에 있어서, 상기 오류 검출부(50)는 가산기(41)의 출력 데이타(S0~Sn)의 각 비트와 반전된 캐리신호 ()를 각기 논리 조합하는 배타적 오아게이트(XOR1~XORn)와, 상기 배타적 오아게이트(XOR1~XORn)의 각 출력을 오아링 하는 오아게이트(OR1)로 구성된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.The carry signal of claim 1, wherein the error detection unit 50 inverts each bit of the output data S 0 to S n of the adder 41. ) Exclusive Iowa gate (XOR 1 ~ XOR n) for each logical combination and a synchronous signal counter, characterized in that consisting of Iowa gate (OR1) to the ring Iowa each output of said exclusive Iowa gate (XOR 1 ~ XOR n) Malfunction prevention circuit. 제1항에 있어서, 상기 래치 제어부(60)는 상기 오류 검출부(50)의 출력이 플립플롭(61)의 입력단(D)에 인가되고 상기 동기신호(H-SYNC)의 주기를 검출하기 위한 클럭신호(clock)가 클럭단자(CK)에 인가된 플립플롭(61)과, 상기 플립플롭(61)의 출력(Q)과 상기 클럭신호(clock)를 논리조합하여 상기 제2래치부(30)에 대한 클럭시호(ck)를 인가하는 앤드게이트(62)로 구성된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.The clock controller of claim 1, wherein the latch controller 60 is configured to apply the output of the error detector 50 to the input terminal D of the flip-flop 61 and to detect a period of the synchronization signal H-SYNC. The second latch unit 30 is configured by logically combining a flip-flop 61 having a clock applied to the clock terminal CK, an output Q of the flip-flop 61, and the clock signal clock. And an AND gate (62) for applying a clock signal (ck) to the synchronous signal counter. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019930003347A 1993-03-05 1993-03-05 Sync pulse width counter circuit for multi-mode monitor KR950015095B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930003347A KR950015095B1 (en) 1993-03-05 1993-03-05 Sync pulse width counter circuit for multi-mode monitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930003347A KR950015095B1 (en) 1993-03-05 1993-03-05 Sync pulse width counter circuit for multi-mode monitor

Publications (2)

Publication Number Publication Date
KR940023166A true KR940023166A (en) 1994-10-22
KR950015095B1 KR950015095B1 (en) 1995-12-21

Family

ID=19351730

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930003347A KR950015095B1 (en) 1993-03-05 1993-03-05 Sync pulse width counter circuit for multi-mode monitor

Country Status (1)

Country Link
KR (1) KR950015095B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101338542B1 (en) * 2012-06-26 2014-01-03 세종대학교산학협력단 Device and method for reading asynchronous data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101338542B1 (en) * 2012-06-26 2014-01-03 세종대학교산학협력단 Device and method for reading asynchronous data

Also Published As

Publication number Publication date
KR950015095B1 (en) 1995-12-21

Similar Documents

Publication Publication Date Title
JP4754578B2 (en) Phase comparator and phase adjustment circuit
KR950005054B1 (en) Apparatus for detecting odd/even field of tv signal
KR920004336B1 (en) Synchronousness detection circuit
KR970025148A (en) Error Detection Circuit of System Time Clock for MPEG System Decoder
JPH04270570A (en) Digital phase-locked loop circuit
JP2637800B2 (en) Synchronous malfunction detection
KR940023166A (en) Malfunction prevention circuit of synchronous signal counter
KR100328822B1 (en) Noise cancelling apparatus for mouse controller
KR100235563B1 (en) Polarity detector
JP3151865B2 (en) Sync detection circuit
JP2002026704A (en) Clock fault detector and its method
KR0181401B1 (en) Clock error detection or selection circuit
KR930005653B1 (en) Clock variable circuit
KR0183777B1 (en) Detection apparatus of color burst phase twist
KR970019598A (en) Video encoder's abnormal status detection and automatic recovery circuit
JP2613916B2 (en) Data aperiodic readout circuit
JPH01220557A (en) Clock down detection circuit
JP2690990B2 (en) counter
JPS63312754A (en) Error generation circuit
JPS62118633A (en) Digital identification circuit
KR910006694B1 (en) Clock pulse period inspecting circuit
JPS62160834A (en) Ais signal reception circuit
JPH0758888B2 (en) Signal loss detection circuit
JPH04255171A (en) Reference signal generating circuit
JPH03228443A (en) Input data synchronizing circuit

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071119

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee