JPH03228443A - Input data synchronizing circuit - Google Patents
Input data synchronizing circuitInfo
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- JPH03228443A JPH03228443A JP2024075A JP2407590A JPH03228443A JP H03228443 A JPH03228443 A JP H03228443A JP 2024075 A JP2024075 A JP 2024075A JP 2407590 A JP2407590 A JP 2407590A JP H03228443 A JPH03228443 A JP H03228443A
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力データ同期回路に関し、特にBiφ−り符
号を使用したPCM信号の入力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input data synchronization circuit, and particularly to an input circuit for a PCM signal using a Biφ-recode.
従来のこの種の入力データ同期回路は、フェーズロック
ループ回路から生成されるクロックが、反転して入力デ
ータと同期する事があり、反転したクロックでBiφ−
L符号をNRZ−L符号に変換すると、データが反転す
るため、NRZ−Lに変換されたデータの内容をチエツ
クし、データが反転していると検出された場合、入力ク
ロックを反転させ、再度入力データのチエツクを行い、
データを入力していた。In conventional input data synchronization circuits of this type, the clock generated from the phase-locked loop circuit may be inverted and synchronized with the input data, and the inverted clock is used to synchronize Biφ-.
When L code is converted to NRZ-L code, the data is inverted, so check the contents of the data converted to NRZ-L, and if it is detected that the data is inverted, invert the input clock and try again. Check the input data,
I was entering data.
前述した従来の入力データ回路では、入力信号とフェー
ズロックループ回路から出力された、同期したクロック
との位相差が、90度(正相)と270度(逆相)との
2つの場合が存在し、入力データがBiφ−L符号の場
合、位相差が270度で同期すると、反転してデータを
入力してしまう。In the conventional input data circuit described above, there are two cases in which the phase difference between the input signal and the synchronized clock output from the phase-locked loop circuit is 90 degrees (positive phase) and 270 degrees (negative phase). However, when the input data is Biφ-L code, if the phase difference is 270 degrees and synchronization occurs, the data will be input inverted.
従って従来の入力データ同期回路では、フェーズロック
ループ回路からの正相或いは逆相のクロックでデータを
入力し、入力されたデータの内容が反転しているかチエ
ツクし、反転していると検出された場合のみ人力クロッ
クを反転させ、再度入力データを入力し、データのチエ
ツクを行っている。このためデータの反転チエツク回路
が必要となり、回路規模が大きくなるという欠点がある
。Therefore, in conventional input data synchronization circuits, data is input using a positive-phase or reverse-phase clock from a phase-locked loop circuit, and a check is made to see if the contents of the input data are inverted. Only when necessary, the clock is manually inverted, the input data is input again, and the data is checked. Therefore, a data inversion check circuit is required, which has the drawback of increasing the circuit scale.
また反転しているか否かのチエツクコードがデータの中
に必要となり、チエツクコード毎に判定する為、クロッ
クが正常に同期する迄に時間がかかるという欠点がある
。In addition, a check code to determine whether or not the data is inverted is required in the data, and since the check code is determined for each check code, there is a drawback that it takes time until the clocks are properly synchronized.
本発明の目的は、前記欠点が解決され、回路規模が小さ
くて済み、クロックがすみやかに正常同期するようにし
た入力データ同期回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an input data synchronization circuit which solves the above-mentioned drawbacks, requires a small circuit scale, and quickly synchronizes clocks normally.
本発明の入力データ同期回路の構成は、ビットの中間で
偏移点が存在するBiφ−L信号を入力し、同期クロッ
クで“H″レベル間の前記Biφ−L信号のデータの変
化を検出する第1の手段と、前記データの変化の検出結
果により変化がなかった場合には前記同期クロックを反
転したものに切替える第2の手段とを備えたことを特徴
とする。The configuration of the input data synchronization circuit of the present invention is to input a Biφ-L signal with a shift point in the middle of the bits, and detect changes in data of the Biφ-L signal between “H” levels using a synchronization clock. The present invention is characterized by comprising a first means and a second means for switching the synchronization clock to an inverted one if there is no change as a result of detecting the change in the data.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例の入力データ同期回路の回路
図である。FIG. 1 is a circuit diagram of an input data synchronization circuit according to an embodiment of the present invention.
第1図において、本実施例は、インバータ13.14と
、NANDゲー)10,11と、ORゲート12と、排
他的NORゲート9と、フリップフロップ4,5,6,
7.8とを含み、構成される。In FIG. 1, the present embodiment includes inverters 13, 14, NAND gates 10, 11, OR gate 12, exclusive NOR gate 9, flip-flops 4, 5, 6,
7.8.
本実施例では、入力されるBiφ−L信号1を、クロッ
クの立上りで読み込むフリップフロップ5と、立下りで
読み込むフリップフロップ6との各り入力に入力する。In this embodiment, the input Biφ-L signal 1 is input to each of the inputs of the flip-flop 5, which is read at the rising edge of the clock, and the flip-flop 6, which is read at the falling edge of the clock.
データを読み込むフリップフロップ5,6のQ出力を、
データの偏移を検出する排他的NOR(EX−NOR)
ゲート9に入力する。そのEX−NORゲート9の出力
を、フリップフロップ7に入力し、フリップフロップ7
のQ出力をトグルフリップフロップ4にCLK入力する
事により、フェーズロックループからのクロック2の正
相、逆相の切換を行う。又偏移点の検出を行うフリップ
フロップの出カフを、フリップフロップ8に入力し、フ
リップフロップ8のQ出力を7リツプフoツブ7のリセ
ッ) (R)信号に入力する事により、入力クロック2
の切換を行った直後にはBiφ−り信号1の偏移点検出
を中断させる。ORゲート12の出力には、Biφ−L
信号と位相が90”ずれた同期クロック3が得られる。The Q output of flip-flops 5 and 6 that read data is
Exclusive NOR (EX-NOR) to detect data deviations
Input to gate 9. The output of the EX-NOR gate 9 is input to the flip-flop 7.
By inputting the Q output of CLK to the toggle flip-flop 4, the clock 2 from the phase-locked loop is switched between positive phase and negative phase. In addition, by inputting the output of the flip-flop that detects the shift point to the flip-flop 8, and inputting the Q output of the flip-flop 8 to the reset (R) signal of the flip-flop 7, the input clock 2
Immediately after the switching is performed, the detection of the shift point of the Biφ-reference signal 1 is interrupted. At the output of the OR gate 12, Biφ-L
A synchronous clock 3 having a phase difference of 90'' from the signal is obtained.
本実施例の動作は、第2図のタイムチャートに示したよ
うに、Biφ−L信号1とクロック2が、逆相で同期し
ていた場合、“0”のデータが入力していた場合には、
同期クロック3の“H”レベルでデータの偏移が存在し
ているため、2つのフリップフロップ5,6の出力は互
いに相違しているため、EX−NORゲート9の出力は
“L”レベルになり、クロックの切替えは行わない。し
かし、Biφ−り信号1のデータが“0”から“1”に
変ルト、′H″レベルが1ビツトの間隔続き同期クロッ
ク3の“H”のレベルの間に偏移点が存在しなくなる。The operation of this embodiment is as shown in the time chart of FIG. 2, when Biφ-L signal 1 and clock 2 are synchronized with opposite phases, and when "0" data is input. teeth,
Since there is a data shift at the "H" level of the synchronous clock 3, the outputs of the two flip-flops 5 and 6 are different from each other, so the output of the EX-NOR gate 9 goes to the "L" level. Therefore, clock switching is not performed. However, when the data of the Biφ signal 1 changes from "0" to "1", the 'H' level continues at an interval of 1 bit, and there is no deviation point between the 'H' level of the synchronized clock 3. .
従って、フリップフロップ5.6の出力は同一データと
なるため、EX−NORゲート9の出力は“H”レベル
となる。このEX−NORゲート9の出力を同期クロッ
ク3の立上りでフリップフロップ7で読み込む事により
、フリップフロップ7の出力が立上る。この立上りによ
り、クロック2の正相、逆相を選択するトグルフリップ
フロップ4の出力が反転し、クロック2の逆相に同期ク
ロック3が切替る。一方、フリップフロップ7の出力を
フリップフロップ8のD入力に入力し、同期クロック3
の立上りで読み込む事により、切替りの後1.5ビツト
の間偏移点検出を行うフリップフロップ7は、ディスイ
ネ−フル状態となり、切替による誤動作が防止される。Therefore, since the output of flip-flop 5.6 becomes the same data, the output of EX-NOR gate 9 becomes "H" level. By reading the output of the EX-NOR gate 9 into the flip-flop 7 at the rising edge of the synchronous clock 3, the output of the flip-flop 7 rises. This rise inverts the output of the toggle flip-flop 4 that selects the positive phase or negative phase of the clock 2, and the synchronous clock 3 is switched to the negative phase of the clock 2. On the other hand, the output of flip-flop 7 is input to the D input of flip-flop 8, and the synchronous clock 3
By reading at the rising edge of , the flip-flop 7, which detects the shift point for 1.5 bits after switching, is in a disabled state, and malfunctions due to switching are prevented.
この切替動作以降、同期クロック3の“H″レベル間、
必らずBiφ−り信号lの偏移点が存在する事になる。After this switching operation, between the "H" level of the synchronous clock 3,
There will always be a shift point of the Biφ− signal l.
本実施例は、フェーズロックループ回路から出力される
正相、逆相クロックを自動的に選択する手段として、デ
ータの内容により判定するのではなく、Biφ−り符号
の特性であるビットの中間点での偏移を利用し、データ
ビットとクロックとの相関関係により判定する。In this embodiment, as a means for automatically selecting the positive phase and negative phase clocks output from the phase-locked loop circuit, the method is not based on the content of the data, but is based on the midpoint of the bits, which is a characteristic of the Biφ-recode. The determination is made based on the correlation between the data bit and the clock.
第3図は本発明の他の実施例の入力データ同期回路を示
す回路図である。FIG. 3 is a circuit diagram showing an input data synchronization circuit according to another embodiment of the present invention.
第3図において、本実施例は、ANDNOゲート、11
.16と、ORゲート12と、インバータ13と、フリ
ップフロップ4と、モノステーブル・マルチバイブレー
タ17と、偏移点検出器15とを備えている。In FIG. 3, this embodiment has an ANDNO gate, 11
.. 16, an OR gate 12, an inverter 13, a flip-flop 4, a monostable multivibrator 17, and a shift point detector 15.
本実施例では、Biφ−り信号lの偏移点検出器15を
用い、信号の偏移煮出力と同期クロック3とをANDゲ
ー)16に入力し、同期信号3の11H″レベルの時の
偏移点をピックアップし、それをリトリガブル・モノス
テーブル・マルチバイブレータ17に入力する。モノス
テーブル・マルチバイブレータ17のパルス幅をBiφ
−L信号1の1ピツ)[の1.2倍程度に設定しておく
。In this embodiment, the shift point detector 15 of the Biφ signal 1 is used, and the shift output of the signal and the synchronization clock 3 are input to the AND game) 16, and when the synchronization signal 3 is at the 11H'' level, Pick up the deviation point and input it to the retriggerable monostable multivibrator 17. Set the pulse width of the monostable multivibrator 17 to Biφ
- Set it to about 1.2 times of 1 bit of L signal 1) [.
第4図に示すように、Biφ−り信号lとクロック2と
が逆相で同期していた場合、Biφ−り信号1が“0”
或いは“1″が続くと、1ビツト毎にマルチバイブレー
タ17にクロックが入力されるため、この出力は常に“
H”になる。ここで、Biφ−り信号lが“0″、′1
”と変化すると、モノステーブルマルチバイブレータ1
7のクロック入力は、1.5ビツトの間隔があく。従っ
て、マルチバイブレータ17の出力が1度“L”レベル
になる。このことを利用して、クロック2の切替を行う
ようにする。本実施例では、切替回路が簡単化されてい
るという利点がある。As shown in FIG. 4, when the Biφ signal 1 and the clock 2 are synchronized with opposite phases, the Biφ signal 1 becomes “0”.
Alternatively, if "1" continues, a clock is input to the multivibrator 17 for each bit, so this output is always "1".
becomes H. Here, the Biφ-ri signal l becomes “0”, '1
”, the monostable multivibrator 1
The 7 clock inputs are 1.5 bits apart. Therefore, the output of the multivibrator 17 becomes "L" level once. Taking advantage of this fact, the clock 2 is switched. This embodiment has the advantage that the switching circuit is simplified.
本実施例によれば、フェーズロックループ回路を有する
Biφ−り信号入力回路に於いてデータ入力用クロック
としてフェーズロックループ回路から出力されるクロッ
クの°H”レベルに存在するB1φ−り信号の偏移点を
検出し、Biφ−L信号と90度の位相差で同期した、
正相或いは逆相クロックを選択する事を特徴とする。According to this embodiment, in a Biφ signal input circuit having a phase-locked loop circuit, the bias of the B1φ signal present at the °H” level of the clock output from the phase-locked loop circuit as a data input clock is obtained. The transition point was detected and synchronized with the Biφ-L signal with a phase difference of 90 degrees.
The feature is that a positive phase or negative phase clock can be selected.
以上説明したように、本発明は、Biφ−L信号の特徴
であるビットの中央で必らず偏移点が存在する事を利用
し、その偏移点の検出回路を有することにより、同期ク
ロックの選択が容易にかつ短時間にでき、またBiφ−
り符号の入力回路が簡単化されるという効果がある。As explained above, the present invention takes advantage of the fact that a shift point always exists at the center of the bit, which is a characteristic of the Biφ-L signal, and has a detection circuit for the shift point, thereby making it possible to generate synchronized clocks. can be selected easily and in a short time, and Biφ-
This has the effect of simplifying the input circuit for the code.
第1図は本発明の一実施例の入力データ同期回路を示す
回路図、第2図は第1図の動作を示すタイミング図、第
3図は本発明の他の実施例の回路図、第4図は第3図の
動作を示すタイミング図である。
l・・・・・・Biφ−L信号、2・・・・・・フェー
ズロックルーフにより発生したクロック、3・旧・・B
iφ−り信号と位相が90度ずれた同期クロック、4・
・・・・・トグルフリップフロツーj、5. 6,7゜
8・・・・・・Dタイプフリップフロップ、9・・印・
EX−NORゲート、 10.11・・・・・・AND
ゲート、12・・・・・・ORゲート、13.14・・
・・・・インバータ、15・・・・・・偏移点検出器、
16・・・・・・ANDゲート、17・・・・・・リト
リガブル・モノステーブル・マルチバイブレータ。FIG. 1 is a circuit diagram showing an input data synchronization circuit according to an embodiment of the present invention, FIG. 2 is a timing diagram showing the operation of FIG. 1, and FIG. 3 is a circuit diagram of another embodiment of the present invention. FIG. 4 is a timing diagram showing the operation of FIG. 3. l...Biφ-L signal, 2...Clock generated by phase lock roof, 3. Old...B
Synchronous clock with a phase difference of 90 degrees from the iφ signal, 4.
...Toggle flip float two j, 5. 6,7゜8...D type flip-flop, 9...mark...
EX-NOR gate, 10.11...AND
Gate, 12...OR gate, 13.14...
... Inverter, 15 ... Deviation point detector,
16...AND gate, 17...Retriggerable monostable multivibrator.
Claims (2)
を入力し、同期クロックで“H”レベルの間の前記Bi
φ−L信号のデータの変化を検出する第1の手段と、前
記データの変化の検出結果により変化がなかった場合に
は前記同期クロックを反転したものに切替える第2の手
段とを備えたことを特徴とする入力データ同期回路。(1) Input the Biφ-L signal that has a shift point in the middle of the bit, and input the Biφ-L signal that has a shift point in the middle of the bit, and
A first means for detecting a change in the data of the φ-L signal, and a second means for switching the synchronization clock to an inverted one if there is no change as a result of detecting the change in the data. An input data synchronization circuit featuring:
ぞれ読み込む第1、第2のフリップフロップと、前記フ
リップフロップの出力を入力とする排他的NORゲート
とを有する請求項第(1)項記載の入力データ同期回路
。(2) Claim (1) wherein the first means includes first and second flip-flops that read at the rising edge and falling edge of the clock, respectively, and an exclusive NOR gate that receives the output of the flip-flop as input. Input data synchronization circuit described in section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2024075A JPH03228443A (en) | 1990-02-01 | 1990-02-01 | Input data synchronizing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2024075A JPH03228443A (en) | 1990-02-01 | 1990-02-01 | Input data synchronizing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03228443A true JPH03228443A (en) | 1991-10-09 |
Family
ID=12128303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024075A Pending JPH03228443A (en) | 1990-02-01 | 1990-02-01 | Input data synchronizing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03228443A (en) |
-
1990
- 1990-02-01 JP JP2024075A patent/JPH03228443A/en active Pending
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