Claims (3)
무작위로 입력되는 디지틀 신호의 클럭추출회로에 있어서, 무작위로 입력되는 디지틀 수신신호의 상승 및 하강 시점을 검출하여 데이타 변화를 나타내는 천이 펄스를 발생시키는 에지검출수단(1)과, 상기 에지 검출수단(1)의 출력인 천이펄스를 입력받아 입력신호의 천이가 발생한 시점부터의 카운터를 시작하여 현재 신호의 위상값을 계산하여 출력하는 계수수단(2)과, 상기 계수수단(2)의 출력인 천이를 발생한 신호의 위상값을 입력받고, 별도로 데이타 클럭을 입력받아 상기 두 입력신호의 위상차를 판단하여 위상보상을 위한 제어펄스를 출력하는 위상비교 및 제어수단(3)과, 상기 위상비교 및 제어수단(3)의 출력인 제어펄스를 입력받고 수신신호를 입력받아 위상비교 시점을 결정하고 위상비교 및 제어수단(3)의 제어에 따라 수신신호에 동기된 데이타클럭을 발생하여 출력하는 한편 상기 위상비교 및 제어수단(3)으로도 제공하는 데이타 클럭 생성 분주수단(4)을 구비하는 것을 특징으로 하는 클럭추출회로.In the clock extraction circuit of a randomly input digital signal, edge detection means (1) for detecting a rising and falling time point of a randomly input digital reception signal to generate a transition pulse indicating a data change, and the edge detection means ( A counting means (2) which receives a transition pulse, which is the output of 1), starts a counter from the time when the transition of the input signal occurs, calculates and outputs a phase value of the current signal, and a transition which is the output of the counting means (2) A phase comparison and control means (3) for receiving a phase value of a signal generated by a signal and separately receiving a data clock to determine a phase difference between the two input signals and outputting a control pulse for phase compensation; The control pulse, the output of (3), receives the received signal, determines the phase comparison time point, and synchronizes the received signal according to the phase comparison and control of the control means (3). And a data clock generation divider means (4) which generates and outputs another clock and also provides the phase comparison and control means (3).
제1항에 있어서, 상기 에지 검출수단(1)은, 직렬연결된 두개의 D형 F/F을 이용한 시프트 레지스터(Shift Register)와, 상기 두개의 플립플롭의 출력단에 입력단이 연결된 한개의 XNOR게이트를 구비하는 것을 특징으로 하는 클럭추출회로.2. The edge detecting means (1) according to claim 1, wherein the edge detecting means (1) comprises a shift register using two D-type F / Fs connected in series, and one XNOR gate having an input terminal connected to an output terminal of the two flip-flops. A clock extraction circuit comprising:
무작위로 입력되는 디지틀 신호를 수신하여 천이 펄스를 발생시키는 에지검출수단(1)과, 상기 에지 검출수단(1)의 출력인 천이펄스를 입력받아 현재 신호의 위상값을 계산하여 출력하는 계수수단(2)과, 상기 계수수단(2)의 출력인 천이를 발생한 신호와 별도의 데이타 클럭을 입력받아 상기 두 입력신호의 위상 차를 판단하여 위상보상을 위한 제어펄스를 출력하는 위상비교 및 제어수단(3)과, 상기 위상비교 및 제어수단(3)의 출력인 제어펄스를 입력받고 수신신호를 입력받아 위상비교 시점을 결정하고 수신신호에 동기된 데이타클럭을 발생하여 출력하는 데이타 클럭 생성분주수단(4)을 구비한 클럭추출회로를 이용한 클럭추출 방법에 있어서, 초기에 데이타 클럭 생성분주수단(4)을 동작(Free-Running)시키고 입력신호의 레벨변화를 검출하는 제1단계와, 상기 제1단계 수행후, 계수수단(2)의 동작을 초기화한 후 위상값을 계산하는 제2단계와, 상기 제2단계 수행후, 데이타 클럭 생성분주수단(4)에서 데이타클럭의 중앙점에서 기준펄스를 발생시키는 제3단계와, 상기 제2단계 수행후, 위상비교 및 제어수단(3)에서 데이타클럭과 입력신호의 위상차를 비교하여 입력신호보다 데이타클럭의 위상이 지연되어 있으면 데이타클럭 생성분주수단(4)을 주기/계수 수차(T/N)만큼 앞으로 이동시켜주고, 입력신호보다 데이타클럭의 위상이 전진되어 있으면 데이타 클럭 생성 분주수단(4)을 주기/계수수차(T/N)만큼 뒤로 이동시켜 주고, 입력신호와 데이타 클럭의 위상이 같으면 록킹(Locking)된 것으로 처리하는 제4단계와, 상기 제3단계 수행후, 입력신호의 레벨변화를 계속해서 검출하여 레벨변화가 있으면 상기 제2단계 부터 반복 수행하고, 없으면 제3단계 부터 반복 수행하는 제5단계를 구비하여 수행하는 것을 특징으로 하는 클럭추출 방법.Edge detection means 1 for receiving a digital signal randomly input to generate a transition pulse, and counting means for receiving a transition pulse which is an output of the edge detection means 1, calculating and outputting a phase value of the current signal ( 2) and a phase comparison and control means for receiving a signal having a transition which is the output of the counting means 2 and a separate data clock to determine a phase difference between the two input signals and outputting a control pulse for phase compensation; 3) and a data clock generating and distributing means for receiving a control pulse which is an output of the phase comparison and control means 3, receiving a received signal to determine a phase comparison time point, and generating and outputting a data clock synchronized with the received signal ( 4. A clock extraction method using a clock extraction circuit comprising: 4) a first step of initially free-running the data clock generation and distributing means 4 and detecting a level change of an input signal; A second step of calculating a phase value after initializing the operation of the counting means 2 after performing the first step; and after performing the second step, the data clock generating and distributing means 4 references at the center point of the data clock. After performing the third step of generating the pulse and the second step, the phase comparison and control means 3 compares the phase difference between the data clock and the input signal, and if the phase of the data clock is delayed than the input signal, divides the data clock generation. The means 4 is moved forward by the period / count aberration (T / N), and if the phase of the data clock is advanced from the input signal, the data clock generation division means 4 is moved by the period / count aberration (T / N). Move to the back, and if the phase of the input signal and the data clock are the same, the fourth step of processing as locked (locked), and after performing the third step, the level change of the input signal is continuously detected and if the level change Step 2 to Class And performing, if the clock extracting method is characterized in that performed in the presence of a fifth step of performing repeat from step 3.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.