KR940016790A - 고집적 dram 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자중 DRAM의 고집적화 또는 쉬링크에 따라 가장 큰 문제로 대두되는 캐패시터 용량을 기존의 공정에서 큰 변화없이 충분히 확보할 수 있고, 새로운 기술을 추가 도입하지 않고 기존 공정으로 수행할 수 있기 때문에 고집적화에 따른 반도체 소자의 제조 단가를 상당히 감소시킬 수 있는 효과가 있는 고집적 DRAM 소자의 캐패시터 제조방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도, 제3도는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정 단면도.
Claims (2)
- 반도체 기판에 형성된 필드 산화막(1), 게이트 전극(2), 산화막 스페이서(3), 소오스 및 드레인 영역으로 이루어지는 MOSFET 구조를 갖는 고집적 DRAM 소자의 캐패시터 제조방법에 있어서, 층간 절연막(IPO)(4) 및 제1폴리실리콘막(5)을 차례로 증착시킨 후에 콘택 마스크(6)를 형성하는 제1단계, 상기 제1단계 후에 상기 제1폴리실리콘막(5)을 선택 식각한 후에 포토레지스트만 제거하고, 폴리실리콘막 식각후에 형성된 폴리머(9)를 잔류시키는 제2단계, 상기 제2단계 후에 전체 구조 상부에 제2폴리실리콘막(10)을 증착하고 상기 증착된 제2폴리실리콘막(10)을 마스크 사용없이 식각하여 폴리실리콘막 스페이서(10')를 형성하는 제3단계, 및 상기 제3단계 후에 상기 층간 산화막(4)을 선택 식각하고 전체 구조 상부에 제3폴리실리콘막(7)을 증착한 후에 포토레지스트를 사용하여 저장 노드 폴리실리콘막 마스크(8)를 형성하여 상기 제3폴리실리콘막(7), 제1폴리실리콘막(5)을 차례로 식각하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 고집적 DRAM 소자의 캐패시터 제조방법.
- 반도체 기판에 형성된 필드 산화막(1), 게이트 전극(2), 산화막 스페이서(3), 소오스 및 드레인 영역으로 이루어지는 MOSFET구조를 갖는 고집적 DRAM 소자의 캐패시터 제조방법에 있어서, 층간 산화막(4), 제1폴리실리콘막(5), 산화막(11)을 차례로 증착하고 상기 산화막(11) 상단부에 포토레지스트를 사용하여 콘택 마스크(6)를 형성하는 제1단계, 상기 제1단계 후에 상기 산화막(11), 제1폴리실리콘막(5), 층간 산화막(4)을 차례로 선택 식각하고 얇은 질화막(12)을 증착하는 제2단계, 상기 제2단계 후에 상기 질화막(2)을 마스크없이 식각을 실시하여 콘택홀의 측벽에 질화막 스페이서(12')을 형성하는 제3단계, 상기 제3단계 후에 상기 제1폴리실리콘막(5) 상단부의 산화막(11)을 식각하고 제2폴리실리콘막(7)을 증착한 다음에 포토레지스트를 사용하여 저장 노드 폴리실리콘막 마스크(8)를 형성하는 제4단계, 상기 제4단계 후에 상기 제2폴리실리콘막(7), 제1폴리실리콘막(5)를 차례로 선택 식각하여 저장 노드 폴리실리콘막의 패턴을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 고집적 DRAM 소자의 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR960016105B1 KR960016105B1 (en) | 1996-11-27 |
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Family Applications (1)
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Country Status (1)
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| KR (1) | KR960016105B1 (ko) |
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1992
- 1992-12-16 KR KR92024508A patent/KR960016105B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960016105B1 (en) | 1996-11-27 |
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