KR940015859A

KR940015859A - Interrupt Arbitration Device of Tycom System

Info

Publication number: KR940015859A
Application number: KR1019920026553A
Authority: KR
Inventors: 정병선
Original assignee: 이헌조; 주식회사 금성사
Priority date: 1992-12-30
Filing date: 1992-12-30
Publication date: 1994-07-21

Abstract

본 발명은 타이콤(TICOM)시스템 버스의 인터럽트 중재장치에 관한 것으로, 특히 중재로직의 지연라인을 제거하여 인터럽트 중재로직의 안정화를 기할수 있도록한 것이다.The present invention relates to an interrupt arbitration apparatus of a TICOM system bus, and in particular, to eliminate the delay line of the arbitration logic to stabilize the interrupt arbitration logic.

종래의 중재장치에 의하면 지연라인(Delay)이 개입되므로 이 지연라인에 의한 신호지연과 각 로직의 게이트가 갖는 전파시간상의 차이로 인하여 정확한 중재 타이밍을 맞추기 어렵고, 따라서 인터럽트 분실등의 에러가 발생되는 등의 문제점이 있다.According to the conventional arbitration device, since a delay line (Delay) is involved, it is difficult to match the correct arbitration timing due to the signal delay caused by the delay line and the difference in propagation time of the gate of each logic, and thus an error such as an interrupt loss occurs. There is such a problem.

본 발명은 중재로직의 25nsec지연라인을 제거하므로서 시간지연에 구애됨이 없이 중재를 수행할수 있고, 따라서 칩이나 버스상에서의 세팅시간에 관계없이 안정된 인터럽트 중재를 수행할수 있도록한 것으로, 타이콤 시스템 버스이 인터럽트 중재부에 적용한다.The present invention eliminates the 25 nsec delay line of arbitration logic, thereby allowing arbitration to be performed without regard to time delay, and thus enabling stable interrupt arbitration regardless of setting time on a chip or bus. Applies to interrupt arbitration.

Description

Interrupt Arbitration Device of Tycom System

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명의 인터럽트 중재장치의 회로도, 제3도는 4개의 프로세서가 참여하는 경우의 각 프로세서의 8비트 중재데이타의 예, 제5도는 본 발명의 인터럽트 버스중재 타이밍도.2 is a circuit diagram of an interrupt arbitration apparatus of the present invention, and FIG. 3 is an example of 8-bit arbitration data of each processor when four processors participate. FIG. 5 is an interrupt bus mediation timing diagram of the present invention.

Claims

An interrupt arbitration apparatus of a Tycom system, in which a delay line is excluded and each processor board subordinately connects the first through eighth mediation logic units B0-B7.

※ Note: The disclosure is based on the initial application.