KR940009584B1 - 저저항 접촉의 반도체 장치와 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

저저항 접촉의 반도체 장치와 그 제조방법
제 1 도는 본 발명에 따른 반도체 장치의 일부 횡단면도.
제 2 도는 부분 공정이 완료된 반도체 장치의 일부 횡단면도.
제 3 도는 제 1 도에 도시된 점선영역의 확대도.
* 도면의 주요부분에 대한 부호의 설명
10 : MOSFET 12 : 기판
16 : 소오스 영역 18 : 드레인 영역
본 발명은 저저항 접촉의 반도체 장치에 관한 것으로 특히, 저저항 접촉의 MOS 장치에 관한 것이다.
집적 회로 장치의 높은 팩킹 밀도는 일반적으로 개별소자 크기를 줄이는 것에 의해 실현되고, 마찬가지로 개별소자의 접합 깊이와 다른 디멘죤들을 줄이는 것에 의해서 고밀도가 실현된다. 각종의 개별소자들의 디멘죤들의 수치가 작아지기 때문에 상기 소자들의 저항 즉 시트저항은 증가된다. 상호 접속시에 MOS 전계효과 트랜지스터들(MOSFET)의 소오스 영역과 드레인 영역들을 이용하는 것이 어렵기 때문에 상기 시트저항의 증가는 상기 영역들과 같이 비교적 좁고 얇게 도우프된 영역들에서 문제점을 야기시키고, 상기 소오스와 드레인의 꽤 높은 직렬 저항이 장치의 성능을 감소시킨다.
상기 문제점의 해결책은 소오스와 드레인 영역들의 표면을 규소화하여 상기 전기 저항을 줄이는 것이다. 이같은 해결책은 1983년 5월 17일자 허여된 태취 쥬니어의 미합중국 특허 제4,384,301호에 기술되어 있다. 상기 특허에는 MOSFET의 소오스와 드레인의 접촉표면이 규소화 금속을 갖는 MOSFET가 기재되어 있다. 그러나, 이 구조체 역시 문제점이 없다고는 할 수 없다.
규소화 금속을 형성하는 공정에는 실리콘층이 소모된다. 상기 소모된 층은 규소화 공정중에 사용되는 내화 금속층의 두께와 동일하다. 따라서, 소정의 두께를 갖는 P+혹은 N+영역에 대해서는 약간 두꺼운 내화금속층을 형성하는 것이 가능할 뿐이다.
예컨대, 0.25mm의 접합 깊이를 갖는 매우 얇은 P+혹은 N+영역을 규소화할 때, MOSFET는 약 1.0mm의 채널 길이를 갖고, 규소화 금속층은 약 0.3mm의 최대두께를 갖어야 하고, 나머지 P+혹은 N+영역은 약 0.1mm 보다 얇아야 한다. 만약, 상기 MOSFET가 1.0mm 보다 짧은 채널 길이를 가지면 접합 깊이 역시 얇아진다. 따라서, 규소화한 후에, P+혹은 N+영역의 시트 저항은 고속회로에 사용된 경우에는 여전히 큰값을 갖게된다.
또한, 규소화 되지 않은 P+혹은 N+영역 위에 내화성 금속층만을 침전시킨 반도체 장치는 시트저항을 대폭 감속시키지는 않지만, 이러한 반도체 구조체는 내화성 금속과 실리콘간에 응력을 야기시키므로, VLSI 용도로는 적합하지 못하다.
이같은 문제점을 해결하기 위해. 본 발명은 얇은 규소화 금속층 위에 얇은 내화 금속층을 퇴적시킨 규소화층을 이용한다.
본 발명에 따르면, 본 발명에는 기판과 그 기판표면으로부터 아래쪽으로 신장된 소오스 영역과 드레인 영역을 가진 반도체 장치가 제공되고, 상기 소오스 영역과 드레인 영역은 서로 이격배치되어 그 사이에 채널 영역을 형성한다. 게이트는 상기 채널 영역위에 형성된다.
제 1 의 저저항 접촉수단은 소오스 영역에 결합되어 그들간에 전기적 접촉을 형성한다. 마찬가지로, 제 2 의 저저항 접촉수단이 드레인 영역에 결합되어 그들간에 전기적 접점을 형성한다. 제 1 및 제 2 의 저저항 접촉 각각은 제 1 내화 금속층과 제 2 내화 금속층을 구비하고, 제 1 내화 금속층과 소오스 영역 혹은 드레인 영역과 전기적으로 접촉한다.
제 1 도 내지 제 3 도에는 제1도전형 물질(본 실시예에서는 P형)의 반도체 기판(12)을 갖는 MOS 전계효과 트랜지스터(10)가 도시되어 있다. 게이트(14)는 상기 기판(12)위에 형성되고, 소오스 영역(16)과 드레인 영역(18)도 종래의 기술로 상기 기판(12)위에 형성된다. 상기 소오스 영역(16)과 드레인 영역(18)은 통상적으로 기판(12)의 표면(20)에서부터 아래로 신장되고, 이로인해 상기 소오스 영역 및 드레인 영역간에 채널영역(22)이 형성된다. 실리콘 산화물층(30)은 채널 영역(22)과 게이트(14)를 절연시키기 위해, 상기 게이트(14)와 기판표면(20) 사이에 침전된다. 분리산화물층(32)은 서로 인접해서 형성될 수 있는 다른 반도체장치와 분리시키기 위해 상기 MOSFET(10) 주변에 배치된다. 상기에 전술한 MOSFET(10)를 만드는 제조과정과 그 재료는 본 기술분야에 잘 알려져 있으므로 더 이상 기술하지 않겠다.
텅스텐, 몰리브덴 혹은 그와 유사한 내화 금속층(40)이 제 2 도에 도시한 바와 같이 소오스 영역(16)과 드레인 영역(18)의 표면(20)위에 직접 형성된다. 상기 내화 금속층(40)은 LPCVD 혹은 진공 스퍼터링과 같은 종래의 방법중 어느 한 방법에 의해 형성될 수도 있다.
그리고 상기 장치(10)는 불활성 분위기에서 통상의 규소화 온도 즉, 텅스텐에서는 약 650℃까지 잠시동안 가열된다. 상기 가열시간은 상기 내화 금속층(40)의 두께중 1/8정도가 규소화되도록 선택되어야 한다. 200mm의 두께를 가진 텅스텐에 있어서는 상기 가열시간은 10분정도이어야 한다. 상기 가열기간이 짧을수록 상기 내화 금속층의 규소화층은 얇아지고, 나머지층은 두꺼워진다. 중요한 것은 상기 규소화층이 상기 소오스 및 드레인 영역들(16,18)에 대해 비교적 얇게 형성되므로 규소화가 이루어진 후에 상기 영역들의 PN 접합이 규소화 금속에 의해 파괴되지 않는다는 것이다. 더욱 중요한 것은 상기 금속층의 일부가 규소화된 후 나머지 금속층이 적절한 도전율을 확신할 수 있도록 규소화층보다 얇아진다는 것이다. 이것은 두께가 매우 얇은 영역들(16,18)에 관련된 문제점을 제거하게 된다. 상기 내화 금속층(40)은 매우 섬세하기 때문에 규소화 온도에서 이미 산화되어버리므로, 상기 내화 금속층(40)이 산화되는 것을 방지하기 위해 열처리 단계에서 매우 조심해야 한다. 그러므로, 절연물질의 보호층을 열처리 단계 이전에 상기 내화 금속층(40)의 노출 표면에 임시적으로 형성하거나, 상기 열처리 공정을 산소가 없는 것에서 종래기술로 수행할 수도 있다.
제 3 도에는 열처리 단계를 거친 MOSFET(10)의 일부분이 도시되어 있다. 점선들(52,54)에 의해 둘러싸인 층(50)은 규소화층이고, 층(56)은 내화 금속층(40)의 나머지층이다. 허선(60)(기판표면(20)의 일부분)과 상기 점선(54)간에 놓인 소오스 영역(16)의 실리콘 일부분이 규소화 금속으로 변환됨을 주지한다. 이와 마찬가지로, 허선(60)과 점선(52)간에 놓인 내화 금속층(40)의 일부분이 규소화 금속으로 변환된다.
원하는 구조체를 제조하려는 다른 방법으로는 상기 기판표면(20)위에 내화 금속층(40)을 매우 얇게 침전시키고, 상기 내화 금속층(40)이 실리콘 기판(12)과 완전히 결합할때까지 상기 MOSFET(10)를 열처리하여, 규소화 금속층(50)을 형성하고, 상기 규소화 금속층(50)위에 비교적 두꺼운 내화성층(56)을 침전시키는 방법도 있다.
본 발명에서 매우 중요한 이점은 비교적 얇은 P+혹은 N+영역들의 도전율이 꽤 높다는 것이다. 전형적으로, 비교적 두꺼운 400mm의 두께를 가진 규소화 텅스텐의 저항값은 스퀘어당 2Ω이상이고, 본 발명을 따른 규소화 텅스텐과 결합층의 저항값은 스퀘어당 1Ω이하이다. 이것은 LSI 장치 설계를 기하적으로 작게할수 있어 그 성능도도 높아진다.

Claims (7)

  1. 기판, 상기 기판표면으로부터 아래로 신장된 영역 및 전기적 접촉을 형성하기 위해 상기 영역에 결합된 저저항 접촉수단을 가진 반도체 장치에 있어서, 상기 저저항 접촉수단은 제 1 의 내화 금속층과 상기 제 1의 내화 금속층과 상기 영역을 전기적으로 접촉시키도록 그 사이에 놓인 제 2 의 규소화 금속층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 2 의 규소화 금속층은 상기 기판표면 아래로 부분적으로 신장하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 제 1 의 내화 금속층은 제 2규소화 금속층보다 두꺼운 것을 특징으로 하는 반도체 장치.
  4. 제 1 도전형 물질의 반도체 기판, 높게 도우프된 제 2 도전형 물질로 상기 기판에 형성되고, 상기 기판 표면으로부터 아래로 신장하고, 서로 이격배치되어 그 사이에 채널 영역을 형성하는 제 1 영역과 제 2 영역 및 상기 채널 영역위에 배치된 게이트를 구비하고, 상기 제 1 및 제 2 영역은 상기 기판표면으로부터 신장된 제 1 의 규소화 금속층과 상기 제 1의 규소화 금속층 위에 배치되는 제 2의 내화 금속층을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제 2 의 내화 금속층은 상기 제 1 의 규소화 금속층보다 얇은 것을 특징으로 하는 반도체 장치.
  6. 1) 반도체 장치에 제 1 표면을 갖는 소오스 영역을 형성하는 단계, 2) 채널 영역을 형성하기 위해 제 2 표면을 갖는 드레인 영역을 상기 소오스 영역으로부터 이격 배치해서 상기 반도체 장치에 형성하는 단계, 3) 상기 채널 영역위에 게이트를 형성하는 단계, 4) 상기 제 1 및 제 2 표면위에 제 1 의 규소화 금속층을 형성하는 단계 및 5) 상기 제 1 의규소화 금속층위에 제 2 의 내화 금속층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제 6 항에 있어서, 상기 4)단계와 5)단계는 상기 제 1 및 제 2 표면위에 내화 금속층을 형성하는 단계와 상기 내화 금속층의 일부분과 상기 실리콘 기판의 일부분을 결합시키기 위해 상기 반도체 장치를 가열시키고, 상기 내화성 금속층의 나머지 부분과 상기 기판의 나머지 부분간에 규소화 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
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