KR940008014B1 - 캐패시터 유전체막 제조방법 - Google Patents
캐패시터 유전체막 제조방법 Download PDFInfo
- Publication number
- KR940008014B1 KR940008014B1 KR1019910003902A KR910003902A KR940008014B1 KR 940008014 B1 KR940008014 B1 KR 940008014B1 KR 1019910003902 A KR1019910003902 A KR 1019910003902A KR 910003902 A KR910003902 A KR 910003902A KR 940008014 B1 KR940008014 B1 KR 940008014B1
- Authority
- KR
- South Korea
- Prior art keywords
- tube
- boat
- nitride film
- pressure
- dielectric film
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 60
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims description 27
- 238000010926 purge Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 2
- IOVCWXUNBOPUCH-UHFFFAOYSA-M Nitrite anion Chemical compound [O-]N=O IOVCWXUNBOPUCH-UHFFFAOYSA-M 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래기술에 의해 NO(Nitride-Oxide) 구조의 캐패시터 유전체막의 질화막 형성공정을 단계별로 도시한 블럭도.
제 2 도는 본 발명의 제 1 실시예에 의해 캐패시터 유전체막의 NO 구조의 질화막 형성공정을 단계별로 도시한 블럭도.
제 3 도는 본 발명의 제 2 실시예에 의한 캐패시터 유전체막의 NO 구조의 질화막 형성공정을 단계별로 도시한 블럭도.
본 발명은 고집적 반도체 소자의 캐패시터 유전체막 제조방법에 관한 것으로, 특히 캐패시터 유전체막으로 사용되는 NO(Nitride-Oxide) 구조에서 질화막 증착공정을 개선하여 질화막 증착전에 성장되는 자연산화막의 특성을 향상시킨 캐패시터 유전체막 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 캐패시터 유전체막의 두께는 더욱 박막화되어야 함으로 질화막 증착이전에 얇은 산화막(SiO2)을 강제적으로 30∼40Å 성장시킨 ONO(Oxide-Nitride-Oxide) 구조에서 탈피하여, 16 또는 64M DRAM 구조에서는 대기중에 웨이퍼가 노출되어 자연적으로 성장되는 자연산화막(Native Oxide)을 이용한 NO(Nitride-Oxide) 구조의 유전체막이 사용되고 있다. 여기에서 NO 구조는 ONO 구조와 유사하지만 질화막하부의 산화막은 자연적으로 성장된 자연산화막을 이용함으로 그 명칭은 생략하여 일반적으로 NO 구조라고 일컬어진다.
종래의 NO 구조의 유전체막 제조방법은 캐패시터의 전하저장전극 상부에 대기중에서 자연적으로 성장되는 자연산화막이 소정두께 형성된 구조상부에 질화막(Si3N4)을 SiH2Cl2가스와 NH3가스를 혼합하여 약 700 내지 775℃에서 저압화학증착(Low Pressure Vapor Deposition) 방법으로 증착시킨다음, 질화막 상부에 산화막(Oxide)을 성장시켰다.
그러나, 상기 종래의 NO 구조의 유전체막 제조방법은 대기중에서 성장되는 자연산화막이 과도하게 성장되며, 자연산화막의 질(Quality)을 제어할 수 없는 문제점이 있다. 한편, 현재 자연산화막의 질을 향상시키는 방법으로 화학용액을 이용한 자연산화막을 세척하는 방법의 개선이 고려되고 있을 뿐이다.
따라서, 본 발명은 상기의 자연산화막이 과도하게 성장되는 것을 억제하고 자연산화막의 질을 향상시킨 NO 구조의 캐패시터 유전체막 제조방법을 제공하는데 목적이 있다.
본 발명의 제 1 실시예에 의하면 질화막을 증착하기 전에 자연산화막이 보트-인 공정시 고온의 튜브안에서 급격히 성장하는 것을 방지하기 위하여 보트-인 공정시 튜브안의 온도를 300 내지 400℃로 한다음 진공상태에서 서서히 온도를 상승시켜 튜브안의 온도가 700 내지 775℃로 되었을때 N2퍼저 공정을 진행시키는 것을 특징으로 한다.
본 발명의 제 2 실시예에 의하면 질화막이 증착되기 전에 대기중에서 자연산화막의 성장속도를 감소시키고, 성장된 자연산화막의 질을 향상시키기 위하여, 보트-인 공정시 튜브안의 온도를 300 내지 400℃로 한 상태에서 보트를 튜브내부로 주입시킨다음, 튜브내부를 진공상태로 만든후 온도를 서서히 증가시켜 800 내지 900℃에서 약 30분간 어닐링(annealing)시키는 공정을 진행한후, N2퍼저공정을 진행할 수 있도록 튜브안의 온도를 700 내지 775℃로 하강시켜서 N2퍼저 공정을 진행시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제 1 도는 종래에 일반적으로 NO 구조의 캐패시터 유전체막의 질화막(Si3N4) 형성공정을 도시한 블럭도이다. 그 공정단계를 살펴보면 실리콘 기판 상부에 소정의 패턴을 형성하고 캐패시터 유전체막을 NO 구조로 형성하되 1차적으로 질화막을 증착하기 위해 웨이퍼를 보트(boat)에 적재한후 프로세스 튜브안으로 보트를 주입하는 보트-인(boat-in) 공정, 프로세스 튜브안을 N2가스 분위기 상태로 유지하면서 튜브안의 압력을 예를 들어 0.3Torr 정도로 감압하는 N2퍼저(Purger) 공정, 튜브안의 압력상태를 점검하는 누설체크(leak check) 공정, 질화막 증착에 필요한 SiH2Cl2(DCS) 가스와 NH3(암모니아) 가스를 적당한 비율로 혼합하여 증착하는 증착(deposition) 공정, 튜브안의 분위기 가스를 N2가스로 바꾸고 튜브안의 압력을 대기압으로 바꾸는 백펄(back fill) 공정, 보트를 튜브밖으로 내보내는 보트-아웃트(boat-out) 공정순서로 진행하였다. 여기에서 주지해야 하는 것은 보트-인 공정에서 보트-아웃트 공정까지 예를 들어 775℃ 온도로 공정을 진행하는데, 전하저장전극 형성후 질화막을 형성하기 위해 웨이퍼를 보트에 적재하고 대기중에서 이동시켜 튜브내부로 주입하는 보트-인 공정에서 튜브내부의 온도가 약 775℃가 됨으로써 자연산화막이 전하저장전극 상부에 급격히 성장된다. 그러나, 자연산화막이 두껍게 성장되면 캐패시터 용량이 낮아지게 되며, 대기중에서 일정두께가 성장되고 고온의 튜브내부에서 빠른 속도로 성장된 자연산화막은 질이 좋지 않다.
제 2 도는 본 발명의 제 1 실시예에 의해 NO 구조의 캐패시터 유전체막의 질화막 형성공정을 도시한 블럭도로서, 종래기술에서 프로세서 튜브의 온도가 높은 상태(약 775℃)에서 보트-인 공정이 진행되어 대기중에 노출되는 웨이퍼의 전하저장전극 상부에 자연산화막이 고온에서 급성장하게 되는데 이러한 산화막의 급성장을 방지하기 위하여 프로세서 튜브안의 온도를 예를 들어 300 내지 400℃로 높혀서 보트-인 공정을 진행시킨다음, 튜브내부를 진공상태로 만들고 10℃/min의 속도로 700 내지 775℃까지 온도를 상승시킨다음, 종래와 같은 방법으로 N2퍼저 공정, 누설체크, 질화막 증착 및 백필공정을 순차적으로 진행한후, 보트-아웃트 공정전에 다시 온도를 점차적으로 낮추되 예를 들어 300 내지 400℃로 낮추어서 튜브-아웃트 공정을 진행시킨다. 여기에서 튜브-아웃트 공정전에 온도를 내리는 것은 튜브-인 공정으로 쉽게 연결되도록 하기 위함이다.
제 3 도는 본 발명의 제 2 실시예에 의해 NO 구조의 캐패시터 유전체막의 질화막 형성공정을 도시한 블럭도로서, 본 발명의 제 1 실시예와 같이 자연산화막이 튜브안의 고온상태에서 급성장하는 것을 방지하기 위하여 튜브의 온도가 예를 들어 300 내지 400℃에서 보트-인 공정을 진행한다음, 상기 공정진행시 노출된 웨이퍼의 전하저장전극 상부에 자연산화막 성장시 생성된 결함 또는 트랩준위(trap site)를 제거함으로써 자연산화막의 질을 향상시키기 위하여 웨이퍼가 주입된 튜브내부를 진공으로 만들고 온도를 점차적으로 상승시키되 800 내지 900℃ 정도로 상승시키고, N2가스 분위기(또는 N2O, NH3, He 가스 분위기의 각각 또는 혼합가스를 사용할 수도 있다)에서 약 30분간 어닐링(annealing) 공정을 진행시킨다. 그리고 튜브안의 온도를 700 내지 775℃로 낮춘다음, 후공정으로 N2퍼저공정, 누설체크, 질화막증착, 백펄공정 및 보트-아웃트 공정 제 1 실시예와 같은 방법으로 진행한다.
본 발명의 제1 및 제 2 실시예에 의해 형성된 캐패시터 유전체막의 특성을 평가하기 위하여 본 발명에 의해 제조된 NO 구조의 유전체막을 사용한 캐패시터의 양전극에 전압을 서서히 증가시켜서(본실험은 0.05V/Sec) 캐패시터의 양전극에 2V가 인가되었을때 유전체막에 흐르는 전류가 10-9이상이면 파괴(fail)로 정의하고 그 결과치를 표 1에 나타내었다.
[표 1]
상기의 표 1에서 알 수 있는 것과 같이 본 발명의 제 1 실시예에 의해 얻어진 유전체막 보다는 본 발명의 제 2 실시예에 의해 얻어진 유전체막이 훨씬더 좋은 결과를 얻을 수 있다.
본 발명은 종래기술보다 자연산화막의 두께를 감소시켜 캐패시터 용량을 크게할 수 있으며 또한 자연산화막의 결함 및 트랩준위를 감소시켜 유전체막의 특성을 향상시킬 수 있다.
Claims (2)
- 고집적 반도체 소자에 사용되는 NO 구조의 캐패시터 유전체막을 형성하되 1차적으로 질화막을 형성하기 위하여, 웨이퍼를 보트에 적재한후 프로세스 튜브안으로 보트를 주입시키는 보트-인 공정단계, 상기 튜브안을 N2가스분위기 상태로 유지하면서 튜브안의 압력을 감압시키는 N2퍼저 공정 단계, 튜브안의 압력을 점검하는 누설체크 단계, 소정부분에 질화막을 증착하는 질화막 증착단계, 튜브안의 압력을 다시 대기압으로 환원시키는 백필(back fill) 공정단계, 보트를 튜브외부로 유출시키는 보트-아웃트 공정단계로 진행되는 캐피시터 유전체막 제조방법에 있어서, 질화막을 증착하기 전에 자연산화막이 상기 보트-인 공정시 고온의 튜브안에서 급격히 성장하는 것을 방지하기 위하여 보트-인 공정시 튜브의 온도를 300 내지 400℃로 한다음, 진공상태에서 N2퍼저공정전에 서서히 온도를 상승시켜 튜브안의 온도가 700 내지 775℃로 되었을때 N2퍼저 공정을 진행시키는 것을 특징으로 하는 캐패시터 유전체막 제조방법.
- 고집적 반도체 소자에 사용되는 NO 구조의 캐패시터 유전체막을 형성하되 1차적으로 질화막을 형성하기 위하여, 웨이퍼를 보트에 적재한 후 프로세스 튜브안으로 보트를 주입시키는 보트-인 공정단계, 상기 튜브안을 N2가스분위기 상태로 유지하면서 튜브안의 압력을 감압시키는 N2퍼저공정단계, 튜브안의 압력을 점검하는 누설체크단계, 소정부분에 질화막을 증착하는 질화막 증착단계, 튜브안의 압력을 다시 대기압으로 환원시키는 백필(back fill) 공정단계, 보트를 튜브외부로 유출시키는 보트-아웃트 공정단계로 진행되는 캐패시터 유전체막 제조방법에 있어서, 질화막이 증착되기 전에 대기중에서 자연산화막의 성장속도를 감소시키고 성장된 자연산화막의 질을 향상시키기 위하여, 보트-인 공정시 튜브안의 온도를 300 내지 400℃로 한 상태에서 보트를 튜브내부로 주입시킨 다음, 튜브내부를 진공상태로 만든후 온도를 서서히 증가시켜 800 내지 900℃에서 약 30분간 어닐링(annealing)시키는 공정을 진행한후, N2퍼저공정을 진행할 수 있도록 튜브안의 온도를 700 내지 775℃로 하강시켜서 N2퍼저 공정을 진행시키는 것을 특징으로 하는 캐패시터 유전체막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910003902A KR940008014B1 (ko) | 1991-03-12 | 1991-03-12 | 캐패시터 유전체막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910003902A KR940008014B1 (ko) | 1991-03-12 | 1991-03-12 | 캐패시터 유전체막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920018830A KR920018830A (ko) | 1992-10-22 |
| KR940008014B1 true KR940008014B1 (ko) | 1994-08-31 |
Family
ID=19311991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910003902A KR940008014B1 (ko) | 1991-03-12 | 1991-03-12 | 캐패시터 유전체막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940008014B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402939B1 (ko) * | 1996-12-28 | 2004-07-23 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
-
1991
- 1991-03-12 KR KR1019910003902A patent/KR940008014B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920018830A (ko) | 1992-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100287985B1 (ko) | 레이저장치의출력제어장치 | |
| EP0624899B1 (en) | Oxidation of silicon nitride in semiconductor devices | |
| KR100289859B1 (ko) | 반도체장치의제조방법 | |
| JP3328645B2 (ja) | シリコン窒化膜の形成方法 | |
| JP3141553B2 (ja) | 半導体装置の製造方法 | |
| US5264724A (en) | Silicon nitride for application as the gate dielectric in MOS devices | |
| US4962065A (en) | Annealing process to stabilize PECVD silicon nitride for application as the gate dielectric in MOS devices | |
| JPH05206473A (ja) | 堆積させた半導体上に形成した改善された誘電体 | |
| JP3914362B2 (ja) | タンタル酸化膜を備えたキャパシタ製造方法 | |
| US6309927B1 (en) | Method of forming high K tantalum pentoxide Ta2O5 instead of ONO stacked films to increase coupling ratio and improve reliability for flash memory devices | |
| EP1333473A1 (en) | Interpoly dielectric manufacturing process for non volatile semiconductor memories | |
| US6323138B1 (en) | Capacitor, methods of forming capacitors, methods for forming silicon nitride layers on silicon-comprising substrates, and methods of densifying silicon nitride layers | |
| JP2000004018A (ja) | Ｓｉ（１１１）上にゲ―ト誘電体用の極薄結晶質シリコン窒化物を生成する方法 | |
| KR100327329B1 (ko) | 저압하의실리콘산화막및산질화막형성방법 | |
| KR940008014B1 (ko) | 캐패시터 유전체막 제조방법 | |
| US6707086B1 (en) | Method for forming crystalline silicon nitride | |
| US7157334B2 (en) | Method of manufacturing flash memory device | |
| US5208189A (en) | Process for plugging defects in a dielectric layer of a semiconductor device | |
| JP3400756B2 (ja) | 半導体素子の製造方法 | |
| US6150226A (en) | Semiconductor processing methods, methods of forming capacitors, methods of forming silicon nitride, and methods of densifying silicon nitride layers | |
| KR0118876B1 (ko) | 캐패시터의 유전체막 형성방법 | |
| JPH06318588A (ja) | 半導体装置の製造方法 | |
| US20040005788A1 (en) | Method of forming a silicon nitride dielectric layer | |
| KR950000861B1 (ko) | 고유전율 캐패시터 절연막 제조방법 | |
| KR940005294B1 (ko) | Mos 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040719 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |