KR940007724A - 마스크 레이아웃 생성 방법 - Google Patents

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KR940007724A
KR940007724A KR1019930019122A KR930019122A KR940007724A KR 940007724 A KR940007724 A KR 940007724A KR 1019930019122 A KR1019930019122 A KR 1019930019122A KR 930019122 A KR930019122 A KR 930019122A KR 940007724 A KR940007724 A KR 940007724A
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노부 마쯔모또
소지로 모리
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사또 후미오
가부시끼가이샤 도시바
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    • G06F30/30—Circuit design
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Abstract

본 발명은 통상의 설계 지원 장치를 사용해서 대규모 집적 회로의 압축을 가능하게 하고 , 또 칩 면적의 손실을 억제할수 있는 마스크 레이아웃 생성 방법을 제공하는 것을 목적으로 한다. 집적 회로의 마스크 레이아웃(11)을 나타내는 도형 데이타를 먼저 복수의 종단선(13)을 따라 복수의 단편(11X~11X+3)으로 분할한후 각각을 압축하고, 이들 압축된 단편(11X~11X+3)전체를 복수의 횡단선(14)를 따라 복수의 단편 (11y~11x+3)으로 분할한 후 각각을 압축하고, 이들 압축된 단편 (11y~11y+3)을 접합한다. 따라서, 각 단편별로 압축하기 때문에 처리 상한이 존재하지 않아서 대규모 마스크 레이아웃을 현행의 설계 지원 장치로 처리할수 있다.

Description

마스크 레이아웃 생성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리를 설명하기 위한 도면,
제4도는 본 발명의 한 실시예를 도시하는 플로우 차트,
제5도는 본발명의 다른 실시예를 도시한 도면.

Claims (5)

  1. 집적 회로의 마스크 레이아웃을 나타내는 도형 데이타를 복수의 제 1단선에 따라 복수의 제 1단편 데이타를 분할하고, 이들 분할된 제1단편 데이타를 각각 압축처리하고, 이들 압축 처리된 제1단편 데이타 전체를 복수의 제2단선에 따라 복수의 제2단편 데이타로 분할하고, 이들 분할된 제2단편 데이타를 각각 압축 처리하고, 이들 압축 처리된 제2단편 데이타를 접합시키는 것을 특징으로 하는 마스크 레이아웃 생성 방법.
  2. 제1항에 있어서, 상기 제 1단선은 도형 데이타를 종방향을 따라 분할하는 것을 특징으로 하는 마스크 레이아웃 생성 방법.
  3. 제1항에 있어서, 상기 제2단선은 도형 데이타를 횡방향을 따라 분할하는 것을 특징으로 하는 마스크 레이아웃 생성 방법.
  4. 제1항에 있어서, 상기 제1및 제2단선은 절곡부를 포함하는 것을 특징으로 하는 마스크 레이아웃 생성 방법.
  5. 제1항에 있어서, 상기 압축 처리는 하나의 단편 데이타를 하나의 작업으로 처리하는 복수의 프로세서에 의해 병렬 처리하는 것을 특징으로 하는 마스크 레이아웃 생성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93019122A 1992-09-22 1993-09-21 Method and apparatus for generating mask layouts KR970004102B1 (en)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3202845B2 (ja) * 1993-09-27 2001-08-27 富士通株式会社 電子回路設計データ管理システム
JP3190514B2 (ja) * 1994-03-17 2001-07-23 富士通株式会社 レイアウトデータ生成装置及び生成方法
US5633807A (en) * 1995-05-01 1997-05-27 Lucent Technologies Inc. System and method for generating mask layouts
JPH09108933A (ja) * 1995-10-18 1997-04-28 Yoji Kajitani 素材の配置および切り出し方法
JP3346982B2 (ja) * 1996-06-13 2002-11-18 株式会社東芝 集積回路のレイアウト生成装置及びその方法
US6035108A (en) * 1996-10-17 2000-03-07 Nec Corporation Figure layout compaction method and compaction device
US5936868A (en) * 1997-03-06 1999-08-10 Harris Corporation Method for converting an integrated circuit design for an upgraded process
US6091072A (en) * 1997-10-23 2000-07-18 International Business Machines Corporation Piece-wise processing of very large semiconductor designs
JP4117994B2 (ja) * 2000-02-17 2008-07-16 株式会社東芝 Ｌｓｉマスク描画データ圧縮装置及び圧縮方法
US6668366B2 (en) * 2000-08-18 2003-12-23 Texas Instruments Incorporated System and method for processing a transistor channel layout
EP1405228B1 (en) 2001-06-29 2012-09-05 Cadence Design Systems, Inc. Two dimensional compaction system and method
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US7437691B2 (en) * 2006-04-11 2008-10-14 International Business Machines Corporation VLSI artwork legalization for hierarchical designs with multiple grid constraints
US7763398B2 (en) * 2007-05-02 2010-07-27 Dongbu Hitek Co., Ltd. Layout method for mask

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0731695B2 (ja) * 1988-10-26 1995-04-10 三菱電機株式会社 半導体集積回路装置のマスクパターンのコンパクション処理方法
JP2626153B2 (ja) * 1990-04-17 1997-07-02 松下電器産業株式会社 レイアウトのコンパクション方法
JP2509755B2 (ja) * 1990-11-22 1996-06-26 株式会社東芝 半導体集積回路製造方法
US5303161A (en) * 1990-12-10 1994-04-12 Hughes Aircraft Company Technology independent integrated circuit mask artwork generator
US5381343A (en) * 1992-05-26 1995-01-10 Cadence Design Systems, Inc. Hier archical pitchmaking compaction method and system for integrated circuit design
US5353235A (en) * 1992-06-17 1994-10-04 Vlsi Technology, Inc. Wire length minimization in channel compactor

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US5493509A (en) 1996-02-20
JPH06102659A (ja) 1994-04-15

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