KR940007153B1 - Bip 성능 데이타 처리기 - Google Patents

Bip 성능 데이타 처리기 Download PDF

Info

Publication number
KR940007153B1
KR940007153B1 KR1019900022787A KR900022787A KR940007153B1 KR 940007153 B1 KR940007153 B1 KR 940007153B1 KR 1019900022787 A KR1019900022787 A KR 1019900022787A KR 900022787 A KR900022787 A KR 900022787A KR 940007153 B1 KR940007153 B1 KR 940007153B1
Authority
KR
South Korea
Prior art keywords
adder
error
data
bip
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019900022787A
Other languages
English (en)
Other versions
KR920014031A (ko
Inventor
김홍주
엄두섭
김재근
Original Assignee
한국전기통신공사
이해욱
재단법인 한국전자통신연구소
경상현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전기통신공사, 이해욱, 재단법인 한국전자통신연구소, 경상현 filed Critical 한국전기통신공사
Priority to KR1019900022787A priority Critical patent/KR940007153B1/ko
Publication of KR920014031A publication Critical patent/KR920014031A/ko
Application granted granted Critical
Publication of KR940007153B1 publication Critical patent/KR940007153B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

내용 없음.

Description

BIP 성능 데이타 처리기
제1도는 본 발명의 개략적인 구성 블럭도.
제2도는 제 1도 BIP 에러 계수 회로부의 상세회로도.
제3도는 제1도 성능 데이타 누적회로부의 상세회로도.
제4도는 제3도 성능 데이타 누적회로부의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : BIP 에러 계수 회로부 200 : 성능데이타 누적회로도
101 : 제1가산부 102 : 제 2 가산부
201 : 제3 가산부 202 : 제1D플립플롭
203 : 논리곱 204 : 제12D플립플롭
본 발명은 BIP(Bit Interleaved Parity) 성능 데이타 처리기에 관한 것으로서, 특히 BIP를 성능 데이타로 적용하는 통신 시스템간의 연동에 필요한 BIP 성능 데이타 처리기에 관한 것이다.
본 발명은 회로수만을 중첩하여 사용하고 프레임 단위의 저속 클럭을 사용하여, 비트 확장을 용이하게 하여 망적용에 있어서 융통성을 갖는 BIP 성능 데이타 처리기를 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 안출된 본 발명은, BIP(Bit Interleaved Parity) 성능 데이타 처리기에 있어서,8비트의 BIP 에러 데이타를 수신하여 일정수의 2비트 가산기를 통해 계수한 후 2진법으로 표시되는 4비트의 BIP 에러 계수를 출력하는 BIP 에러 계수 수단과: 이 BIP 에러 계수 수단에서 출력되는4비트의 에러 계수 데이타를 저속의 프레임 주기로 누적하여 저장하는 성능 데이타 누적수단과; 이 성능데이타 누적수단의 출력단에 연결되어 마이크로 프로세서의 제어에 따라 성능 데이타를 읽음과 동시에 그데이타를 클리어 하는 마이크로 프로세서 인터페이스수단 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.
일반적으로 BIP(Bit lnterleaved Parity)로 BIP-2비트, BIP-8비트, BIP-24비트가 사용되고 있는데본 발명은 BIP-8비트에 관한 것으로 제1도는 본 발명의 개략적인 블럭도이다.
도면에서 100은 BIP 에러 계수 회로부,200은 성능 데이타 누적회로부를 나타낸다.
BIP 에러 계수 회로부(100)는 2비트 가산기를 이용하여 BIP-8 비교회로에서 출력되는 BIP 에러 데이타를 수신하고 계수하여 2진법으로 표시되는 4비트의 에러 계수를 출력한다.
이 출력 데이타는 FEBE(Far End Block Error)로서 송신장치에 되돌려질 뿐만 아니라 성능 데이타 누적회로부(200)에 인가된다. 이에 따라 성능 데이타 누적회로부(200)는 상기 에러 계수 데이타를 수신하여 8KHz의 프레임 주기로 l6비트까지 누적하여 레지스터에 저장시킨다. 따라서 마이크로 프로세서는 상기 성능 데이타 누적회로부(200)의 출력인 성능데이타를 읽고 동시에 누적된 성능 데이타를 클리어 한다.
한편, 마이크로 프로세서 인터페이스부(300)는 마이크로 프로세서(CPU)와 성능 데이타 누적 회로부(200) 사이의 인터페이스 역활을 수행한다.
제2도는 상기 BIP 에러 계수 회로부(100)를 나타낸 블럭도이다.도면에서 101은 제 1 가산부,l02는 제 2 가산부를 나타낸다.
BIP-8 비트 버스중에서 임의의 라인에 에러가 발생하면 상기 라인에 해당하는 BIP 에러 데이타가 1로세팅되어 BIP 에러 계수 회로부(100)로 입력되는데 이 BIP 에러 데이타는 2비트 가산기의 가산동작을 이용하는 제1가산부(101)와 제 2 가산부(102)의 상흐 연결동작에 의해 2진법으로 표시되는 4비트의 BIP 에러계수로 출력된다.
즉, 상기 BIP 에러 계수 회로부(100)는 8비트의 BIP 에러 데이타중 상위 6비트가 순차적으로 캐리(Carry) 입력과 A 및 B단자에 입력되는 가산기(1,2), 상기 BIP 에러 데이타중 나머지 하위 2비트가 순차적으로 캐리 입력단자와 B단자에 입력되고 상기 가산기(2)의 출력이 A단자에 입력되는 가산기(3), 상기가산기(3,1,2)의 캐리 출력이 순차적으로 캐리 입력과 A 및 B단자에 각각 입력되는 가산기(4)로 구성된 제1가산부(101)와, 상기 가산기(1,3)의 출력이 각각 A 및 B단자에 입력되는 가산기(5), 상기 가산기(4)의 출력 및 상기 가산기(5)의 캐리 출력이 B와 A단자에 입력외는 가산기(6), 상기 가산기(4,6)의 캐리 출력이 B와 A단자에 입력되는 가산기(7)로 이루어지며 상기 가산기(5,6,7)의 캐리 입력 단자는 각각 접지되어 있는 제2가산부(102)로 구성되어 다음과 같이 동작한다.
버스에서 100l0010값이 제1가산부(101)에 입력되면 이때 BIP 에러 갯수는 3개 이므로 제1가산부(101)의 출력은 1010이고 제2가산부(102)의 출력SUM4,SUM3,SUM2,SUM1은 0011로 된다. 이 출력신호는FEBE(Far End Block Error)로서 송신측에 보내지며 또한 성능 데이타 누적회로부(200)로 출력된다.
제3도는 성능 데이타 누적회로부(200)를 나타낸다.
도면에서 201은 제 3 가산부,202는 제1D플립플롭,203은 앤드게이트,204는 제2D플립플롭을 나타낸다.상기 성능 데이타 누적 회로부(200)는 상기 에러 계수 회로부(100)에서 출력되는 에러 계수 데이타를 수신하여 이전까지 누적되어 있는 에러 계수 데이타와 가산하는 제3가산부(201)와, 상기 제3가산부(201)의 출력단에 입력이 입력단에 출력이 연결되어 1프레임 이전까지 누적되어 있는 에러 계수 데이타를 저장하고있는 제1D플립플롭(202)과, RDRS(Read Reset)와 파우어 리셋(Power Reset) 신호를 논리곱하여 상기 제1D플립플롭(202)을 리셋(Reset)하는 앤드게이트(203)와, 상기 제 3 가산부(201)의 출력단에 연결되어 누적에러 데이타의 상위 바이트(HBPM)와 누적 에러 데이타의 하위바이트(LBPM)를 분류하여 출력하는 제2D플립플롭(204)으로 구성되어 있다.
상기 제3가산부(201)는 16비트 레지스터에 에러 데이타를 누적시키는 경우에 16비트 가산기를 사용하고 이 가산기를 통해 현재의 에러 데이타와 1프레임 이전까지 누적된 에러 데이타를 합하여 현 프레임까지의 에러 데이타를 누적하게 된다.
이 제3가산부(201)에서 출력되는 CO16은 제3가산부(201)에 오버 플로우가 발생한 경우에 1로 세트된다.
한편, HBPM과 LBPM으로 누적된 성능데이타를 마이크로 프로세서가 읽으면 이 마이크로 프로세서는제어신호를 출력하여 제1D플립플롭에 누적되어진 성능데이타는 리셋트시킨다.즉 RDRS가 0이되어 현재까지 제1D플립플릅에 누적되어진 성능데이타는 리셋트되어 버리고 다시 데이타를 누적시켜 나간다.
제4도는 성능 데이타 누적회로부(200)의 타이밍도이다 타이밍도에서와 같이 이전 프레임 데이타는 8KHz A로 지연되어 현재 데이타와 가산되고 또한 HBPM, LBPM을 읽을 경우 RDRS(Read Reset)는 0이되어 현재까지 누적된 데이타는 모두 리셋트가 되어 버린다.8KHz B클럭은 제3가산부(201)의 지연을 고려한 클럭이면 층분하다.
상기와 같이 본 발명은 회로의 간략화로 경제적이고, 저속동작으로 기능이 안정적이며, 비트 확장성이 용이하다는 효과가 있다.

Claims (3)

  1. BIP(Bit Interleaved Parity) 성능 데이타 처리기에 있어서,8비트의 BIP 에러 데이타를 수신하여 일정수의 2비트 가산기를 통해 계수한 후 2진법으로 표시되는 4비트의 BIP 에러 계수를 출력하는 BIP 에러계수 수단(100)과; 이 BIP 에러 계수 수단(100)에서 출력되는 4비트의 에러 계수 데이타를 저속의 프레임주기로 누적하여 저장하는 성능 데이타 누적수단(200)과, 이 성능 데이타 누적수단(200)의 출력단에 연결되어 마이크로 프로세서의 제어에 따라 성능 데이타를 읽음과 동시에 그 데이타를 클리어 하는 마이크로 프로세서 인터페이스수단(300)으로 구성되는 것을 특징으로 하는 BIP 성능 데이타 처리기.
  2. 제1항에 있어서, 상기 l3IP 에러 계수 회로부(100)는 8비트의 BIP 에러 데이타중 상위 6비트가 순차적으로 캐리(Carry) 입력과 A 및 B단자에 입력되는 가산기(1,2), 상기 13IP 에러 데이타중 나머지 하위 2비트가 순차적으로 캐리 입력단자와 B단자에 입력되고 상기 가산기(2)의 출력이 A단자에 입력되는 가산기(3), 상기 가산기(3,1,2)의 캐리 출력이 순차적으로 캐리입력과 A 및 B단자에 각각 입력돠는 가산기(4)로구성된 제1가산부(10l)와, 상기 가산기(1,3)의 출력이 각각 A 및 B단자에 입력되는 가산기(5), 상기 가산기(4)의 출력 및 상기 가산기(5)의 캐리 출력이 B와 A단자에 입력되는 가산기(6), 상기 가산기(4,6)의 캐리 출력이 B와 A단자에 입력되는 가산기(7)로 이루어지며 상기 가산기(5,6,7)의 캐리 입력 단자는 각각접지되어 있는 제2가산부(102)로 구성되는 것을 특징으로 하는 BIP 성능 데이타 처리기.
  3. 제1항에 있어서, 상기 성능 데이타 누적수단(200)은 상기 에러 계수수단(100)에서 출력되는 에러 계수 데이타를 수신하여 이전까지 누적되어 있는 에러 계수 데이타와 가산하는 제3가산수단(201)과, 상기 제3가산수단(201)의 출력단에 입력이 입력단에 출력이 연결되어 1프레임 이전까지 누적되어 있는 에러 계수데이타를 저장하고 있는 제1D플립플롭(202)과, RDRS(Read Reset)와 파우어 리셋(Power Reset) 신호를 논리곱하여 상기 제1D플립플롭(202)을 리셋(Reset)하는 논리곱수단(203)과, 상기 제 3 가산수단(201)의 출력단에 연결되어 누적 에러데이타의 상위 바이트(HBPM)와 누적 에러 데이타의 하위바이트(LBPM)를 분류하여 출력하는 제2D플립플롭(204)으로 구성됨을 특징으로 하는 BIP 성능 데이타 처리기.
KR1019900022787A 1990-12-31 1990-12-31 Bip 성능 데이타 처리기 Expired - Fee Related KR940007153B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900022787A KR940007153B1 (ko) 1990-12-31 1990-12-31 Bip 성능 데이타 처리기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900022787A KR940007153B1 (ko) 1990-12-31 1990-12-31 Bip 성능 데이타 처리기

Publications (2)

Publication Number Publication Date
KR920014031A KR920014031A (ko) 1992-07-30
KR940007153B1 true KR940007153B1 (ko) 1994-08-06

Family

ID=19309203

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900022787A Expired - Fee Related KR940007153B1 (ko) 1990-12-31 1990-12-31 Bip 성능 데이타 처리기

Country Status (1)

Country Link
KR (1) KR940007153B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100397504B1 (ko) * 2001-08-31 2003-09-13 엘지전자 주식회사 전송시스템의 데이터열에 대한 시분할 병렬 에러의 누적계산장치 및 그 방법

Also Published As

Publication number Publication date
KR920014031A (ko) 1992-07-30

Similar Documents

Publication Publication Date Title
EP0021283B1 (en) Digital data apparatus
HU176778B (en) Computer system consisting of a first and a second computers and a connector unit between computers
KR940007153B1 (ko) Bip 성능 데이타 처리기
US6928569B2 (en) Automatic output delay timing adjustment for programmable glitch filter
AU654769B2 (en) Trigger signal generating circuit
US4454499A (en) Digital Miller decoder
US6430198B1 (en) Apparatus and method of reducing packet length count processing
US7050507B2 (en) Adaptive throughput pulse width modulation communication scheme
JP3412927B2 (ja) フレーム同期回路
KR100239437B1 (ko) 직렬 통신 인터페이스
JP3246096B2 (ja) ディジタル機器の自己診断装置
RU2075829C1 (ru) Преобразователь частоты в код
JP2736820B2 (ja) データ通信機インタフェース回路
JP2508291B2 (ja) シリアル入出力回路
KR0180668B1 (ko) Td-버스의 전송라인을 감소시키는 디바이스 측의 데이타 수신장치
SU1307462A1 (ru) Устройство дл сопр жени ЭВМ с абонентом
KR0150237B1 (ko) 동기전송 시스템의 프레이밍 바이트 에러 검출기
JP3150689B2 (ja) Ｒｏｍ式ディジタル演算回路
SU1087988A1 (ru) Накапливающий сумматор
KR930002851B1 (ko) 이븐 패리티 계산기
SU1126945A1 (ru) Устройство дл ввода информации
SU819969A2 (ru) Многофункциональное счетное устройство
KR100212841B1 (ko) 디지탈 시스템의 클럭 스큐 제거 장치
SU1171774A1 (ru) Функциональный преобразователь
KR100314675B1 (ko) 디지털 텔레비전의 양위상 디코더

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19901231

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19901231

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19940223

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19940714

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19941018

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19941123

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19941123

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19970605

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19980616

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19990630

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20000731

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20010724

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20020730

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20030728

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20040730

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20050801

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20060728

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20070730

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20070730

Start annual number: 14

End annual number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee