KR940007153B1

KR940007153B1 - Bip 성능 데이타 처리기

Info

Publication number: KR940007153B1
Application number: KR1019900022787A
Authority: KR
Inventors: 김홍주; 엄두섭; 김재근
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-31
Filing date: 1990-12-31
Publication date: 1994-08-06
Also published as: KR920014031A

Abstract

내용 없음.

Description

BIP 성능 데이타 처리기

제1도는 본 발명의 개략적인 구성 블럭도.

제2도는 제 1도 BIP 에러 계수 회로부의 상세회로도.

제3도는 제1도 성능 데이타 누적회로부의 상세회로도.

제4도는 제3도 성능 데이타 누적회로부의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

100 : BIP 에러 계수 회로부 200 : 성능데이타 누적회로도

101 : 제1가산부 102 : 제 2 가산부

201 : 제3 가산부 202 : 제1D플립플롭

203 : 논리곱 204 : 제12D플립플롭

본 발명은 BIP(Bit Interleaved Parity) 성능 데이타 처리기에 관한 것으로서, 특히 BIP를 성능 데이타로 적용하는 통신 시스템간의 연동에 필요한 BIP 성능 데이타 처리기에 관한 것이다.

본 발명은 회로수만을 중첩하여 사용하고 프레임 단위의 저속 클럭을 사용하여, 비트 확장을 용이하게 하여 망적용에 있어서 융통성을 갖는 BIP 성능 데이타 처리기를 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 안출된 본 발명은, BIP(Bit Interleaved Parity) 성능 데이타 처리기에 있어서,8비트의 BIP 에러 데이타를 수신하여 일정수의 2비트 가산기를 통해 계수한 후 2진법으로 표시되는 4비트의 BIP 에러 계수를 출력하는 BIP 에러 계수 수단과: 이 BIP 에러 계수 수단에서 출력되는4비트의 에러 계수 데이타를 저속의 프레임 주기로 누적하여 저장하는 성능 데이타 누적수단과; 이 성능데이타 누적수단의 출력단에 연결되어 마이크로 프로세서의 제어에 따라 성능 데이타를 읽음과 동시에 그데이타를 클리어 하는 마이크로 프로세서 인터페이스수단 구성되는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.

일반적으로 BIP(Bit lnterleaved Parity)로 BIP-2비트, BIP-8비트, BIP-24비트가 사용되고 있는데본 발명은 BIP-8비트에 관한 것으로 제1도는 본 발명의 개략적인 블럭도이다.

도면에서 100은 BIP 에러 계수 회로부,200은 성능 데이타 누적회로부를 나타낸다.

BIP 에러 계수 회로부(100)는 2비트 가산기를 이용하여 BIP-8 비교회로에서 출력되는 BIP 에러 데이타를 수신하고 계수하여 2진법으로 표시되는 4비트의 에러 계수를 출력한다.

이 출력 데이타는 FEBE(Far End Block Error)로서 송신장치에 되돌려질 뿐만 아니라 성능 데이타 누적회로부(200)에 인가된다. 이에 따라 성능 데이타 누적회로부(200)는 상기 에러 계수 데이타를 수신하여 8KHz의 프레임 주기로 l6비트까지 누적하여 레지스터에 저장시킨다. 따라서 마이크로 프로세서는 상기 성능 데이타 누적회로부(200)의 출력인 성능데이타를 읽고 동시에 누적된 성능 데이타를 클리어 한다.

한편, 마이크로 프로세서 인터페이스부(300)는 마이크로 프로세서(CPU)와 성능 데이타 누적 회로부(200) 사이의 인터페이스 역활을 수행한다.

제2도는 상기 BIP 에러 계수 회로부(100)를 나타낸 블럭도이다.도면에서 101은 제 1 가산부,l02는 제 2 가산부를 나타낸다.

BIP-8 비트 버스중에서 임의의 라인에 에러가 발생하면 상기 라인에 해당하는 BIP 에러 데이타가 1로세팅되어 BIP 에러 계수 회로부(100)로 입력되는데 이 BIP 에러 데이타는 2비트 가산기의 가산동작을 이용하는 제1가산부(101)와 제 2 가산부(102)의 상흐 연결동작에 의해 2진법으로 표시되는 4비트의 BIP 에러계수로 출력된다.

즉, 상기 BIP 에러 계수 회로부(100)는 8비트의 BIP 에러 데이타중 상위 6비트가 순차적으로 캐리(Carry) 입력과 A 및 B단자에 입력되는 가산기(1,2), 상기 BIP 에러 데이타중 나머지 하위 2비트가 순차적으로 캐리 입력단자와 B단자에 입력되고 상기 가산기(2)의 출력이 A단자에 입력되는 가산기(3), 상기가산기(3,1,2)의 캐리 출력이 순차적으로 캐리 입력과 A 및 B단자에 각각 입력되는 가산기(4)로 구성된 제1가산부(101)와, 상기 가산기(1,3)의 출력이 각각 A 및 B단자에 입력되는 가산기(5), 상기 가산기(4)의 출력 및 상기 가산기(5)의 캐리 출력이 B와 A단자에 입력외는 가산기(6), 상기 가산기(4,6)의 캐리 출력이 B와 A단자에 입력되는 가산기(7)로 이루어지며 상기 가산기(5,6,7)의 캐리 입력 단자는 각각 접지되어 있는 제2가산부(102)로 구성되어 다음과 같이 동작한다.

버스에서 100l0010값이 제1가산부(101)에 입력되면 이때 BIP 에러 갯수는 3개 이므로 제1가산부(101)의 출력은 1010이고 제2가산부(102)의 출력SUM4,SUM3,SUM2,SUM1은 0011로 된다. 이 출력신호는FEBE(Far End Block Error)로서 송신측에 보내지며 또한 성능 데이타 누적회로부(200)로 출력된다.

제3도는 성능 데이타 누적회로부(200)를 나타낸다.

도면에서 201은 제 3 가산부,202는 제1D플립플롭,203은 앤드게이트,204는 제2D플립플롭을 나타낸다.상기 성능 데이타 누적 회로부(200)는 상기 에러 계수 회로부(100)에서 출력되는 에러 계수 데이타를 수신하여 이전까지 누적되어 있는 에러 계수 데이타와 가산하는 제3가산부(201)와, 상기 제3가산부(201)의 출력단에 입력이 입력단에 출력이 연결되어 1프레임 이전까지 누적되어 있는 에러 계수 데이타를 저장하고있는 제1D플립플롭(202)과, RDRS(Read Reset)와 파우어 리셋(Power Reset) 신호를 논리곱하여 상기 제1D플립플롭(202)을 리셋(Reset)하는 앤드게이트(203)와, 상기 제 3 가산부(201)의 출력단에 연결되어 누적에러 데이타의 상위 바이트(HBPM)와 누적 에러 데이타의 하위바이트(LBPM)를 분류하여 출력하는 제2D플립플롭(204)으로 구성되어 있다.

상기 제3가산부(201)는 16비트 레지스터에 에러 데이타를 누적시키는 경우에 16비트 가산기를 사용하고 이 가산기를 통해 현재의 에러 데이타와 1프레임 이전까지 누적된 에러 데이타를 합하여 현 프레임까지의 에러 데이타를 누적하게 된다.

이 제3가산부(201)에서 출력되는 CO16은 제3가산부(201)에 오버 플로우가 발생한 경우에 1로 세트된다.

한편, HBPM과 LBPM으로 누적된 성능데이타를 마이크로 프로세서가 읽으면 이 마이크로 프로세서는제어신호를 출력하여 제1D플립플롭에 누적되어진 성능데이타는 리셋트시킨다.즉 RDRS가 0이되어 현재까지 제1D플립플릅에 누적되어진 성능데이타는 리셋트되어 버리고 다시 데이타를 누적시켜 나간다.

제4도는 성능 데이타 누적회로부(200)의 타이밍도이다 타이밍도에서와 같이 이전 프레임 데이타는 8KHz A로 지연되어 현재 데이타와 가산되고 또한 HBPM, LBPM을 읽을 경우 RDRS(Read Reset)는 0이되어 현재까지 누적된 데이타는 모두 리셋트가 되어 버린다.8KHz B클럭은 제3가산부(201)의 지연을 고려한 클럭이면 층분하다.

상기와 같이 본 발명은 회로의 간략화로 경제적이고, 저속동작으로 기능이 안정적이며, 비트 확장성이 용이하다는 효과가 있다.

Claims

BIP(Bit Interleaved Parity) 성능 데이타 처리기에 있어서,8비트의 BIP 에러 데이타를 수신하여 일정수의 2비트 가산기를 통해 계수한 후 2진법으로 표시되는 4비트의 BIP 에러 계수를 출력하는 BIP 에러계수 수단(100)과; 이 BIP 에러 계수 수단(100)에서 출력되는 4비트의 에러 계수 데이타를 저속의 프레임주기로 누적하여 저장하는 성능 데이타 누적수단(200)과, 이 성능 데이타 누적수단(200)의 출력단에 연결되어 마이크로 프로세서의 제어에 따라 성능 데이타를 읽음과 동시에 그 데이타를 클리어 하는 마이크로 프로세서 인터페이스수단(300)으로 구성되는 것을 특징으로 하는 BIP 성능 데이타 처리기.
제1항에 있어서, 상기 l3IP 에러 계수 회로부(100)는 8비트의 BIP 에러 데이타중 상위 6비트가 순차적으로 캐리(Carry) 입력과 A 및 B단자에 입력되는 가산기(1,2), 상기 13IP 에러 데이타중 나머지 하위 2비트가 순차적으로 캐리 입력단자와 B단자에 입력되고 상기 가산기(2)의 출력이 A단자에 입력되는 가산기(3), 상기 가산기(3,1,2)의 캐리 출력이 순차적으로 캐리입력과 A 및 B단자에 각각 입력돠는 가산기(4)로구성된 제1가산부(10l)와, 상기 가산기(1,3)의 출력이 각각 A 및 B단자에 입력되는 가산기(5), 상기 가산기(4)의 출력 및 상기 가산기(5)의 캐리 출력이 B와 A단자에 입력되는 가산기(6), 상기 가산기(4,6)의 캐리 출력이 B와 A단자에 입력되는 가산기(7)로 이루어지며 상기 가산기(5,6,7)의 캐리 입력 단자는 각각접지되어 있는 제2가산부(102)로 구성되는 것을 특징으로 하는 BIP 성능 데이타 처리기.
제1항에 있어서, 상기 성능 데이타 누적수단(200)은 상기 에러 계수수단(100)에서 출력되는 에러 계수 데이타를 수신하여 이전까지 누적되어 있는 에러 계수 데이타와 가산하는 제3가산수단(201)과, 상기 제3가산수단(201)의 출력단에 입력이 입력단에 출력이 연결되어 1프레임 이전까지 누적되어 있는 에러 계수데이타를 저장하고 있는 제1D플립플롭(202)과, RDRS(Read Reset)와 파우어 리셋(Power Reset) 신호를 논리곱하여 상기 제1D플립플롭(202)을 리셋(Reset)하는 논리곱수단(203)과, 상기 제 3 가산수단(201)의 출력단에 연결되어 누적 에러데이타의 상위 바이트(HBPM)와 누적 에러 데이타의 하위바이트(LBPM)를 분류하여 출력하는 제2D플립플롭(204)으로 구성됨을 특징으로 하는 BIP 성능 데이타 처리기.