KR940005490Y1 - Leadframe for semiconductor device - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 반도체장치용 리이드프레임의 평면도.1 is a plan view of a lead frame for a conventional semiconductor device.
제2도는 제1도에 따른 종래의 반도체장치용 리이드프레임의 와이어본딩 구조도.2 is a wire bonding structure diagram of a lead frame for a semiconductor device according to FIG.
제3도는 이 고안에 의한 반도체장치용 리이드프레임의 평면도.3 is a plan view of a lead frame for a semiconductor device according to the present invention.
제4도는 제3도에 따른 이 고안에 의한 반도체장치용 리이드프레임의 와이어본딩 요부확대 단면도.4 is an enlarged cross-sectional view of the main portion of the wire bonding of the lead frame for a semiconductor device according to the present invention according to FIG.
제5도는 이 고안에 의한 반도체장치용 리이드프레임의 최종 조립도이다.5 is a final assembly diagram of a lead frame for a semiconductor device according to the present invention.
이 고안은 반도체장치용 리이드프레임에 관한 것으로, 더욱 상세하게는 메모리 직접회로에 적용되는 리이드프레임에 있어서, 칩패드의 2개 이상의 그라운드(ground) 단자와 리이드프레임의 내부리이드간의 와이어본딩시 아이랜드(island) 리이드를 이용하여 효과적으로 와이어본딩을 실시하도록 한 반도체장치용 리이드프레임에 관한 것이다.The present invention relates to a lead frame for a semiconductor device, and more particularly, in a lead frame applied to a memory integrated circuit, an Irish (when wire-bonding between two or more ground terminals of a chip pad and an inner lead of the lead frame) The present invention relates to a lead frame for a semiconductor device in which wire bonding is effectively performed using an island lead.
일반적으로 수지봉합형 반도체장치는 대량생산이 용이하면서 값싸게 제조할 수 있으므로 폭넓게 사용되고 있는데, 30핀 이상의 핀수가 많은 반도체장치의 사용도 증가하고 있다. 따라서, 반도체장치의 와이어본딩 공정상의 어려움이 점진적으로 크게 대두될 것이므로, 상기 와이어본딩 공정을 보다 효율적으로 폭넓게 적용시키기 위한 연구가 활발히 진행되고 있다. 또한, 최근의 반도체장치에 대한 사용자의 요구가 다양화되고 QFP(Quade Flat Package) 형태의 IC는 다품종화되고 있는 실정이다.In general, resin-sealed semiconductor devices are widely used because they are easy to mass-produce and inexpensively manufactured, and the use of semiconductor devices with a large number of pins of 30 pins or more is increasing. Therefore, since the difficulty in the wire bonding process of the semiconductor device will be gradually increased, research is being actively conducted to apply the wire bonding process more efficiently and widely. In addition, users' demands for semiconductor devices have recently diversified, and QFP (Quade Flat Package) type ICs have been diversified.
제1도에는 종래의 수지봉합형 반도체장치에 이용되는 리이드프레임(lead frame)이 도시되어 있는바, 상기 리이드프레임은 반도체칩이 탑재되는 다이패드(1), 상기 다이패드 양측단으로 돌출되어 연장되는 타이바(2)와, 그리고 상기 다이패드의 내방으로 둘러쌓여 배치된 내부 리이드(3)와로 구성되어 있다.FIG. 1 shows a lead frame used in a conventional resin-sealed semiconductor device. The lead frame protrudes from both ends of the die pad 1 on which the semiconductor chip is mounted and the ends of the die pad. It consists of a tie bar (2) and an inner lead (3) which is arranged surrounded by the inner side of the die pad.
상기와 같은 구조의 리이드프레임을 이용해서 와이어본딩을 실시한 반도체장치의 단면을 제2도에 도시하였는바, 상기 제2도에 의하면, 타이바(12)에 의해서 지지되어 있는 다이패드(11)의 상부에 탑재된 반도체칩(5)에 있어서, 상기 반도체칩의 패드(6)와 내부 리이드(13)와를 금(Au) 또는 알루미늄(Al)으로된 와이어(4)로써 본딩하고 있다. 이때, 상기 반도체칩(5)이 메모리 IC일 경우 2개 이상의 접지단자를 연속하여 한개의 내부 리이드(13)로 더블 와이어본딩을 해야 한다.A cross-sectional view of a semiconductor device wire-bonded using the lead frame having the above structure is shown in FIG. 2, which shows that the die pad 11 supported by the tie bar 12 is shown in FIG. In the semiconductor chip 5 mounted on the upper side, the pad 6 and the inner lead 13 of the semiconductor chip are bonded with a wire 4 made of gold (Au) or aluminum (Al). In this case, when the semiconductor chip 5 is a memory IC, two or more ground terminals must be successively double-bonded to one inner lead 13.
그러나 상기와 같이 2개 이상의 접지단자를 갖는 종래의 메모리 IC의 제조공정에서는, 칩패드와 내부 리이드를 연속하여 한개의 리이드로 더블 또는 트리플 와이어본딩 공정을 실시해야 되기 때문에, 수지로 몰딩시 열, 진동 및 압력에 의하여 여러가지 문제점이 다발하고 있는 실정이다. 예를들면, 다이틸트(Die tilt)현상이 발생되어 본딩된 와이어(4)의 전기적 단락이 일어나고, 와이어가 구부러지거나 한쪽방향으로 치우치는 현상이 발생된다.However, in the conventional manufacturing process of a memory IC having two or more ground terminals as described above, since the chip pad and the inner lead must be successively performed with a single lead, a double or triple wire bonding process is required. Various problems are caused by vibration and pressure. For example, a die tilt phenomenon may occur to cause an electrical short circuit of the bonded wire 4, and the wire may be bent or biased in one direction.
따라서, 이 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 이 고안의 목적은 반도체장치용 리이드프레임에 있어서 칩패드와 리이드프레임의 내부 리이드와를 와이어본딩할때 아이랜드 리이드를 통해서 보다 효율적으로 와이어본딩을 하는 반도체장치용 리이드프레임을 제공함에 있다.Therefore, the present invention was devised to solve the above problems, and an object of the present invention is to efficiently bond the chip pad and the inner lead of the lead frame in the lead frame for semiconductor devices through the Irish lead. The present invention provides a lead frame for a semiconductor device that performs wire bonding.
상기한 목적을 달성하기 위한 이 고안에 의한 반도체장치용 리이드프레임은, 반도체칩이 탑재되어 있는 다이패드와, 상기 다이패드의 양측단에서 돌출되어 연장되는 타이바와, 그리고 상기 다이패드의 내방으로 둘러쌓여 배치된 내부 리이드와로 구성된 반도체장치용 리이드프레임에 있어서, 상기 타이바의 양 캐비트 중앙부나 그 이외의 여유공간에 또다른 아이랜드 리이드를 배치 설치하여 상기 반도체칩의 접지단자가 되는 패드가 내부리이드 및 상기 아이랜드 리이드를 경유하여 와이어본딩이 되도록 함을 그 특징으로 한다.The lead frame for a semiconductor device according to the present invention for achieving the above object includes a die pad on which a semiconductor chip is mounted, a tie bar that protrudes from both ends of the die pad, and an inner side of the die pad. In a lead frame for a semiconductor device composed of internal leads arranged in a stacked manner, a pad serving as a ground terminal of the semiconductor chip is disposed by arranging another island lead in the center portion of both cavities of the tie bar or other free space. It characterized in that the wire bonding through the lead and the Irish lead.
이하, 본 고안에 의한 일실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
제3도는 이 고안에 의한 일실시예에 따른 반도체장치용 리이드프레임의 일부를 나타낸 평면도로서, 상기 제1도에 의하면 종래의 리이드프레임은, 반도체칩이 탑재되는 다이패드(1)와, 상기 다이패드 양측단으로 돌출되어 연장되는 타이바(2)와, 그리고 상기 다이패드의 내방으로 둘러쌓여 배치된 내부 리이드(3)와로 구성되어 있지만, 메모리 집적회로일 경우 접지단자가 2개 이상이 되므로 와이어본딩 공정상 여러가지 문제점이 발생되기 때문에, 상기 타이바(2)의 양 캐비트 중앙부에 또다른 리이드로서 아이랜드 리이드(17)를 배치 설치하였다.3 is a plan view showing a part of a lead frame for a semiconductor device according to an embodiment of the present invention. According to FIG. 1, a conventional lead frame includes a die pad 1 on which a semiconductor chip is mounted, and the die. It consists of a tie bar (2) protruding from both ends of the pad and an inner lead (3) arranged around the inner side of the die pad, but in the case of a memory integrated circuit, there are two or more ground terminals. Since various problems arise in the bonding process, the Irish leads 17 are arranged as another lead in the centers of both cabs of the tie bar 2.
상기와 같은 구성을 채용하여, 제4도는 제3도에 따른 반도체장치용 리이드프레임의 와이어본딩한 상태를 도시한 것으로써, 메모리 집적회로일 경우는 하나의 칩을 여러가지 형태의 패키지에 적용하여 사용하므로 패키지 형태에 따라서는 와이어본딩이 어려운 형태의 칩 패드 배열도 나오게 되나 이 고안을 이용하여 종래의 리이드 프레임의 타이바(32) 사이나 그 외의 내부 여유공간에 아이랜드 리이드(32)의 구조를 갖는 리이드프레임을 설계하였다. 이때, 상기 아이랜드 리이드는 와이어 본딩의 필요에 따라 다수개의 아이랜드 리이드를 리이드프레임내에 설계할 수 있다.FIG. 4 shows the wire bonded state of the lead frame for the semiconductor device according to FIG. 3, which employs the above configuration. In the case of a memory integrated circuit, one chip is applied to various types of packages. Therefore, depending on the package type, a chip pad array having a difficult wire bonding may be produced. However, by using this design, the structure of the Irish lead 32 may be provided between the tie bars 32 of the conventional lead frame or in other internal clearances. The lead frame was designed. In this case, the island lead may design a plurality of island leads in the lead frame according to wire bonding needs.
상기한 리이드프레임을 이용하여 일차적으로 칩패드(16)와 내부 리이드(33) 사이를 전기적으로 연결하는 와이어본딩을 실시한다. 그다음, 2차적으로 아이랜드 리이드(17)와 상기 내부 리이드(33)와의 와이어본딩을 연속하여 실시하면 된다.First, wire bonding is performed to electrically connect the chip pad 16 and the inner lead 33 using the lead frame. Then, wire bonding of the Irish lead 17 and the said inner lead 33 may be performed continuously continuously.
제5도는 이 고안에 의한 반도체장치용 리이드프레임의 최종 조립완성도를 도시한 것으로서, 수지로 몰딩하기 전의 내부 리이드(33), 댐(34) 및 외부 리이드(35)를 상세하게 나타내었다.5 shows the final assembly completion of the lead frame for semiconductor devices according to the present invention, and shows the inner lead 33, the dam 34 and the outer lead 35 in detail before molding with resin.
이상의 일실시예에서 설명한 바와같이 이 고안에 의하면, 아이랜드 리이드를 이용하여 2중 연속으로 와이어 본딩를 실시함으로써 종래의 메모리 집적회로의 리이드프레임에서 발생되는 칩패드 위치에 따른 공간상의 어려움을 해결함과 동시에 양질의 패키지를 양산할 수 있는 효과가 있다.As described in the above embodiment, according to the present invention, the wire bonding is performed by using the Irish leads in two consecutive steps to solve the space difficulty due to the chip pad position generated in the lead frame of the conventional memory integrated circuit. There is an effect that can produce a good quality package.
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| KR2019910021123U KR940005490Y1 (en) | 1991-12-03 | 1991-12-03 | Leadframe for semiconductor device |
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| KR940005490Y1 true KR940005490Y1 (en) | 1994-08-13 |
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Family Applications (1)
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| KR930016259U (en) | 1993-07-28 |
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