KR940004755A - 전자 부품 및 그 제조 방법 - Google Patents

전자 부품 및 그 제조 방법 Download PDF

Info

Publication number
KR940004755A
KR940004755A KR1019930016657A KR930016657A KR940004755A KR 940004755 A KR940004755 A KR 940004755A KR 1019930016657 A KR1019930016657 A KR 1019930016657A KR 930016657 A KR930016657 A KR 930016657A KR 940004755 A KR940004755 A KR 940004755A
Authority
KR
South Korea
Prior art keywords
alloy
electronic component
metal wiring
thin film
amorphous thin
Prior art date
Application number
KR1019930016657A
Other languages
English (en)
Other versions
KR0132402B1 (ko
Inventor
히로시 도요다
히사시 가네고
마사히꼬 하스누마
다까시 가와노우에
히로시 도미따
아끼히로 가지따
마사미 미야우치
다까시 가와꾸보
사치요 이또
Original Assignee
사또 후미오
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또 후미오, 가부시끼가이샤 도시바 filed Critical 사또 후미오
Publication of KR940004755A publication Critical patent/KR940004755A/ko
Application granted granted Critical
Publication of KR0132402B1 publication Critical patent/KR0132402B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

본 발명은 신뢰성 높은 금속 배선을 구비한 전자 부품을 제공하는 것을 목적으로 한다.
본 발명의 전자 부품은 기판상에 형성된 비정질 박막, 이 비정질 박막 표면상에 형성된 금속 배선을 구비하고, 상기 비정질 박막의 회절정에서 나타나는 헤일로우 패턴의 피크에 대응하는 원자각 거리, 상기 금속 배선의 제1인접 원자간 거리로 규정되는 소정의 결정면의 면간격이 거의 정합해 있는 것을 특징으로 한다.

Description

전자 부품 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 작용을 설명하는 단면도,
제2도는 본 발명의 층구조를 도시하는 단면도,
제3도는 본 발명의 금속 배선 구조를 도시하는 단면도,
제4도는 본 발명의 패드를 도시하는 확대도,
제5도는 본 발명에 이용하는 멀티 타겟 스퍼터 장치를 도시하는 도면,
제6도는 본 발명의 제1실시예에 관한 단면도.

Claims (20)

  1. 기판상에 형성된 비정질 박막과 비정질 박막 표면상에 형성된 금속 배선을 구비하고, 상기 비정질 박막의 회절정에서 나타나는 헤일로우 페턴의 피크에 대응하는 원자간 거리, 상기 금속 배선의 제1인접 원자간 거리로 규정되는 소정의 결정면의 면간격이 정합해 있는 것을 특징으로하는 전자 부품.
  2. 제1항에 있어서, 기관과 비정질 박막 사이에 절연층, 배리어층 또는 밀착층이 끼워져 있는 것을 특징으로 하는 전자 부품.
  3. 제1항에 있어서, 비정질 박막 표면에 홈이 설치되어 있는 것을 특징으로 하는 전자 부품.
  4. 제1항에 있어서, 금속 배선이 fcc 구조를 갖는 순Al, 순Cu, 순Au, 순Ag, Al-Cu 합금, Al-Ti 합금, Al-Cr 합금, Al-Ta 합금, Al-Mg 합금, Al-In 합금, Al-Li 합금, Cu-Be 합금, Cu-Ag 합금, Au-Pt 합금, Au-Ag 합금, Au-Pd 합금, Au-Cu 합금 및 bcc 구조를 갖는 순W중 어느 1종을 주체로 하는 것을 특징으로 하는 전자 부품.
  5. 제1항에 있어서, 비정질 박막을 구성하는 물질의 결정 상태에 있어서의 표면에너지가 금속 배선을 구성하는 물질의 표면 에너지보다도 큰 것을 특징으로 하는 전자 부품.
  6. 제1항에 있어서, 금속 배선의 주성분으로 되는 금속 원소가 Al, Cu, Au, Ag, W중 어느 하나인 것을 특징으로 하는 전자 부품.
  7. 제6항에 있어서, 금속 배선이 1wt% 아래인 Si를 함유하는 것을 특징으로 하는 전자 부품.
  8. 제6항에 있어서, 금속 배선의 주성분으로 되는 금속 원자가 Al이고, 비정질 박막이 TaxAl1-x(0.20≤x≤0.85), NbxAl1-x(0.20≤x≤0.85), VxAl1-x(0.20≤x≤0.60), WxAl1-x(0.15≤x≤0.50), MoxAl1-x(0.25≤x≤0.80), 중 어느 하나를 주체로 하는 것을 특징으로 하는 전자 부품.
  9. 제6항에 있어서, 금속 배선의 주성분으로 되는 금속 원소가 Cu이고, 비정질 박막이 VxCo1-x (0.15≤x≤0.80), NbxCr1-x(0.25≤x≤0.45), NtnCO1-x(0.22≤x≤0.55), TaxCr1-x(0.25≤x≤0.40), TaxCo1-x(0.25≤x≤0.45), CrxCo1-x(0.50≤x≤0.70), MoxCo1-x(0.02≤x≤0.60), WxCO1-x(0.20≤x≤0.60), TixCu1-x(0.18≤x≤0.70), ZrxCu1-x(0.18≤x≤0.70), HfxCu1-x(0.20≤x≤0.70), YxCu1-x(0.10≤x≤0.53), TaxCul-x(0.20≤x≤0.80), 중 어느 1종을 주체로 하는 것을 특징으로 하는 전자 부품.
  10. 제6항에 있어서, 금속 배선의 주성분으로 되는 금속 원소, 이 금속 원소와 금속간 화합물을 형성하여 얻어지는 원소 및 상기 금속 원소에 완전 고용되어 얻어지는 원소중 1개 이상 종이 비정질 박막중에 함유되는 것을 특징으로 하는 전자 부품.
  11. 제10항에 있어서, 금속 배선의 주성분으로 되는 금속 원소,ⅢB족 원소, ⅣB족 원소, ⅤB족원소 ⅥB족원소, Ⅷ족원소 및 B,C,N,O,P,Si,Ge로 이루어지는 원소군에서 선택된 2종 이상이 비정질 박막중에 함유되는 것을 톡징으로 하는 전자 부품.
  12. 전입계의 ½이상이 인접하는 결정립의 배향축을 중심으로 한 경사, 회전 및 그 조합에서의 상대 각도가 10도 이내의 입계, ∑값이 10아래인 대응 입계, 대응 입계에서의 변이가 3도 이내인 입계중 어느 것으로 규정되는 아입계인 고배향 결정으로 이루어지는 금속 배선을 구비한 것을 특징으로 하는 전자 부품.
  13. 제12항에 있어서, 금속 배선의 주성분으로 되는 금속 원소가 Al, Cu, Au, Ag, W중 어느 1종인 것을 특징으로 하는 전자 부품.
  14. 제13항에 있어서, 금속 배선이 1wt% 아래인 Si를 함유하는 것을 특징으로 하는 전자 부품.
  15. 제12항에 있어서, 금속 배선이 fcc 구조를 갖는 순 Al, 순Cu, 순Au, 순Ag, A1-Cu 합금, A1-Ti 합금, A1-Cr 합금, Al-Ta 합금, A1-Mg 합금, Al-In 합금, A1-Li 합금, Cu-Be 합금, Cu-Ag 합금, Au-Pt 합금, Au-Ag 합금, Au-Pd 합금, Au-Cu 합금 및 bcc 구조를 갖는 순W중 어느 1종을 주체로 하는 것을 특징으로 하는 전자 부품.
  16. 제12항에 있어서, 입에 Ga,In,Cd,Bi,Pb,Sn,T1로 이루어지는 군에서 선택된 1개 이상의 종을 함유하는 것을 특징으로 하는 전자 부품.
  17. 제12항에 있어서, 금속 배선이 비정질 박막 표면상에 형성되고, 상기 비정질 박막의 회절 측정에서 나타나는 헤일로우 패턴의 피크에 대응하는 원자간 거리, 상기 금속 배선의 제1인접 원자간 거리로 규정되는 소정 결정면의 면간격이 정합해 있는 것을 특징으로하는 전자 부품.
  18. 전입계의 ½이상이 인접하는 결정립의 배향축을 중심으로 해서 경사, 회전 및 그 조합에서의 상대 각도가 10도 이내인 입계, ∑값이 10아래인 대웅 입계, 대응 입계에서의 변이가 3도 이내인 입계중 어느 것으로 규정되는 아입계인 고배향 결정 또는 단결정으로 이루어지는 금속 배선 및 패드부를 구비하고, 상기 패드부는 상기 금속배선에서 차례로 분기한 금속 세선의 집합체인 것을 특징으로 하는 전자 부품.
  19. 제18항에 있어서, 금속 배선 및 패드부가 비정질 박막표면상에 형성되고, 상기 비정질 박막의 회절 측정에서 나타나는 헤일로우 패턴의 피크에 대응하는 원자간 기리와 상기 금속 배선 및 패드부의 제1 인첩 원자간 거리로 규정되는 소정의 결정면의 면간격이 정합해 있는 것을 특징으로 하는 전자 부품.
  20. 기판상에 절연층, 배리어층, 밀착층 또는 비정질 박막층을 개재하여 A1 및 Cu 중 어느 1종을 주성분으로 하는 도전체 층을 퇴적시키는 공정을 구비한 전자 부품의 제조 방법에 있어서, 도전체층의 퇴적전 또는 퇴적중에 Ga,In,Cd,Bi,Pb,Sn,Tl로 이루어지는 군에서 선택된 1개 이상의 종을 공급하는 것을 특징으로 하는 전자 부품.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930016657A 1992-08-27 1993-08-26 전자 부품 및 그 제조 방법 KR0132402B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP22826492 1992-08-27
JP92-228264 1992-08-27
JP93-080108 1993-03-15
JP8010893 1993-03-15

Publications (2)

Publication Number Publication Date
KR940004755A true KR940004755A (ko) 1994-03-15
KR0132402B1 KR0132402B1 (ko) 1998-04-15

Family

ID=26421158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930016657A KR0132402B1 (ko) 1992-08-27 1993-08-26 전자 부품 및 그 제조 방법

Country Status (3)

Country Link
EP (2) EP0725439B1 (ko)
KR (1) KR0132402B1 (ko)
DE (2) DE69333966T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110364538A (zh) * 2018-04-11 2019-10-22 Ａｇｃ株式会社 布线膜和布线膜的形成方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387805B2 (en) * 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6516030B1 (en) 1998-05-14 2003-02-04 Interval Research Corporation Compression of combined black/white and color video signal
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
SG79235A1 (en) * 1998-07-16 2001-03-20 Univ Singapore Highly selective and complete interconnect metal line and via/contact hole filling by electroless plating
US6190732B1 (en) 1998-09-03 2001-02-20 Cvc Products, Inc. Method and system for dispensing process gas for fabricating a device on a substrate
US6268284B1 (en) * 1998-10-07 2001-07-31 Tokyo Electron Limited In situ titanium aluminide deposit in high aspect ratio features
US6570924B1 (en) 1998-11-20 2003-05-27 Interval Research Corp Low cost video compression using fast, modified Z-coding of wavelet pyramids
US6294836B1 (en) 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
US6245655B1 (en) 1999-04-01 2001-06-12 Cvc Products, Inc. Method for planarized deposition of a material
US6440849B1 (en) * 1999-10-18 2002-08-27 Agere Systems Guardian Corp. Microstructure control of copper interconnects
US6627995B2 (en) 2000-03-03 2003-09-30 Cvc Products, Inc. Microelectronic interconnect material with adhesion promotion layer and fabrication method
US6444263B1 (en) 2000-09-15 2002-09-03 Cvc Products, Inc. Method of chemical-vapor deposition of a material
JP2004179327A (ja) * 2002-11-26 2004-06-24 Sharp Corp 半導体用合金材料、該合金材料を用いた半導体チップ及びその製造方法
US7749361B2 (en) 2006-06-02 2010-07-06 Applied Materials, Inc. Multi-component doping of copper seed layer
KR102590568B1 (ko) * 2021-07-06 2023-10-18 한국과학기술연구원 이종 접합 반도체 기판, 그의 제조방법 및 그를 이용한 전자소자

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57500669A (ko) * 1979-11-30 1982-04-15
US4352239A (en) * 1980-04-17 1982-10-05 Fairchild Camera And Instrument Process for suppressing electromigration in conducting lines formed on integrated circuits by control of crystalline boundary orientation
US4742014A (en) * 1985-05-10 1988-05-03 Texas Instruments Incorporated Method of making metal contacts and interconnections for VLSI devices with copper as a primary conductor
US5019891A (en) * 1988-01-20 1991-05-28 Hitachi, Ltd. Semiconductor device and method of fabricating the same
JPH01302842A (ja) * 1988-05-31 1989-12-06 Nec Corp 多層配線構造の半導体装置
JP2680468B2 (ja) * 1989-07-01 1997-11-19 株式会社東芝 半導体装置および半導体装置の製造方法
ATE174450T1 (de) * 1990-07-06 1998-12-15 Tsubochi Kazuo Verfahren zur herstellung einer metallschicht
JP3131239B2 (ja) * 1991-04-25 2001-01-31 キヤノン株式会社 半導体回路装置用配線および半導体回路装置
JP2937613B2 (ja) * 1991-07-16 1999-08-23 日本電気株式会社 薄膜配線およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110364538A (zh) * 2018-04-11 2019-10-22 Ａｇｃ株式会社 布线膜和布线膜的形成方法

Also Published As

Publication number Publication date
EP0594286B1 (en) 1998-11-25
DE69333966D1 (de) 2006-04-06
EP0725439B1 (en) 2006-01-18
EP0725439A3 (en) 1996-10-30
EP0594286A2 (en) 1994-04-27
DE69333966T2 (de) 2006-09-14
EP0594286A3 (en) 1994-07-13
DE69322233D1 (de) 1999-01-07
DE69322233T2 (de) 1999-07-08
EP0725439A2 (en) 1996-08-07
KR0132402B1 (ko) 1998-04-15

Similar Documents

Publication Publication Date Title
KR940004755A (ko) 전자 부품 및 그 제조 방법
US5461545A (en) Process and device for hermetic encapsulation of electronic components
US6144100A (en) Integrated circuit with bonding layer over active circuitry
USRE48420E1 (en) Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US4319264A (en) Nickel-gold-nickel conductors for solid state devices
US5650661A (en) Protective coating combination for lead frames
KR950034679A (ko) 다층회로 디바이스 및 그의 제조방법
WO2000003420A3 (en) Method for forming a copper film on a substrate
JPS60244048A (ja) 耐エレクトロマイグレーシヨン性を有するアルミニウム合金導体の形成方法
EP0911886A3 (de) Optoelektronisches Bauelement und Verfahren zur Herstellung
KR920017184A (ko) 반도체 장치의 제조방법
EP0756333A3 (en) Photodetector element containing circuit element and manufacturing method thereof
US5294486A (en) Barrier improvement in thin films
NL8503486A (nl) Halfgeleiderinrichting voorzien van een metallisering via een veelheid van laagdikten, en een werkwijze ter vervaardiging ervan.
KR19990072029A (ko) 마이크로웨이브 하이브리드 집적회로
US20230361084A1 (en) Semiconductor package and manufacturing method thereof
CA2080814A1 (en) Wiring board
EP0459283B1 (de) Halbleiterbauelement, befestigt an einem keramischen Substrat
DE3787772T2 (de) Halbleiterchip mit einer Höckerstruktur für automatische Bandmontage.
US4983547A (en) Method of forming a silicide film
AU581946B2 (en) Multilayer ohmic contact for P-type semiconductor and method of making same
US5482735A (en) Method for making multi-layer ceramic packages
EP0644713A4 (en) PCB PRE-COATED WITH SOLE METAL AND METHOD FOR THE PRODUCTION THEREOF.
US5798300A (en) Method for forming conductors in integrated circuits
US6124642A (en) Lead structure for a semiconductor device with an isolating protective layer and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111118

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee