KR940004461B1 - 암호 디지탈 신호 송수신 방법 및 장치 - Google Patents

Abstract

내용 없음.

Description

암호 디지탈 신호 송수신 방법 및 장치

제 1도는 본 발명을 수행하는데 이용될 하드웨어와 전체 하드웨어 구조에 대한 개략적 블럭도.

제 2도는 제 1도에 도시된 디지털 신호 처리기 또는 음성 코딩 회로에 의해 수행되는 형태의 본 발명에 따른 예시적 하이브리드 부대역 코더에 대한 기능 블럭도.

제 3도는 제 2도에 기술되고, 제 1도에 도시된 바와같은 디지탈 신호 처리(DSP)의 적절한 프로그래밍에 의해 수행될 수 있는 예시적 차동 펄스 코드 변조(ADPCM) 코더 및 디코더에 대한 기능 블럭도.

제 4도는 제 2도에서 기술되고, 제 1도의 디지탈 신호 처리기(DSP) 회로를 적절히 프로그래밍함으로써 수행되는 형태의 예시적 블럭 압축 펄스 코드 변조(BCPCM) 코더 및 디코더에 대한 기능 블럭도.

제 5도는 예시적 실시예에서의 송신 동작에 대한 전체적 기능 흐름도.

제 6도는 예시적 실시예에서의 예시적 수신 동작에 대한 흐름도.

제 7도는 예시적 실시예의 ADPCM/BCPCM 하이브리드 부대역 코더 및 디코더에 필수적으로 이용되는 비교적 열악한 양화자 단계로 인해 유발되는 다른 왜곡을 최소화하기 위하여 양호한 예시적 실시예에 이용된 비중복 부대역을 설명하는 그래프.

제 8도는 전형적인 종래 기술의 시간 지연 보상 처리에 대한 기능 블럭도.

제 9도는 본 발명에 따른 부대역 송신기 인코더에서의 시간 지연 보상 처리에 대한 기능 블럭도.

제 10도는 본 발명에 따른 부대역 송신기 디코더용 시간 지연 보상 처리에 대한 기능 블럭도.

제 11도는 제 1도의 예시적 실시예에서 디지탈 신호의 송ㆍ수신 흐름의 예시적인 양호한 포맷 또는 시간 순서에 대한 개략적, 그래픽 설명도.

제 12도 내지 제 14도는 동기 유지, 획득 및 후 진입의 목적을 위하여 예시적인 제 1도의 시스템 실시예의 제어 프로그램 메모리 장치에서 구체화된 예시적 컴퓨터 프로그램에 대한 간략화한 전체적 흐름 블럭도.

* 도면의 주요부분에 대한 부호의 설명

10 : 송신기 12 : 수신기

14 : 제어 마이크로프로세서 22 : 코덱

24 : 음성 코딩 회로 26 : DES(데이타 암호화 표준)회로

28 : DES키 메모리 32 : 송신 및 수신 인터페이스

34 : GMSK(가우시안 최소 시프트키) 필터

36 : 제한기

102 : 4대역 QMF 필터 뱅크 112, 408, 810 : 멀티플렉서

114, 410 : 디멀티플렉서 116 : 4대역 QMF 역 필터 뱅크

본 발명은 암호 디지털 신호 송수신 방법 및 장치에 관한 것이다.

많은 형태의 양자화 디지털 신호 인코딩 및 디코딩 알고리즘 뿐만 아니라. 여러 형태의 부대역 코더는 본 분야에 있어서 공지되어 있다. 예를 들어, 적응 펄스 코드 변조(APCM ; adaptive pulse code modulation) 및 블록 압축 펄스 코드 변조(BCPCM ; block companded pulse code modulation)는 1984년 5월, 통신에 관한 IEEE 국제 회의의 회보 제 3권, 1163페이지 내지 1168페이지에서 진저, 실버스틴 및 앤더슨에 의해 "레이라이(Rayleigh) 페이딩 채널용 9.6kb/s 부대역 코더 설계"에서 설명되고 있다. 부대역 설계와 관련된 종래 기술의 출판물 모음이 본 명세서에 포함되고, 다른 관련성이 있는 종래 기술의 출판물(항목 11 내지 15)과 함께 아래(항목 1 내지 10)에서 재출판된다.

1). 벨 시스템 기술지 제 55호(1976년 10), 1069 내지 1085에서의 알. 이. 크로취어, 에스. 에이. 웨버 및 제이. 엘. 플라나간의 "부역에서의 음성 디지털 코딩"

2). 벨 시스템 기술지 제 56호(1977년 5월 내지 6월), 747 내지 770에서의 알. 이. 크로취어의 "저 비트율 음성 통신용 부대역 코더의 설계에 관하여".

3) 벨 시스템 기술지 제 60호(1981년 9월), 1633 내지 1653에서의 알. 이. 크로취어의 "디지탈 신호 처리기" 부대역 코딩.

4) 하트 포드에서의 음향, 음성 및 신호처리에 관한 1977년 국제 회의 회보, 씨티(1977년), 191 내지 195에서의 디. 에스테반과 씨. 갤런드의 "분할 대역 음성 코딩 시스템에서의 직교 미러 필터의 적용".

5) 벨 시스템 기술지 제 52호(1973년 9월), 1105 내지 1118에서의 피. 커미스키, 엔. 에스. 제이먼트 및 제이. 엘. 플라나간의 "음성에 대한 자동 PCM 코딩에서의 적응 양자화".

6) IEEE 통신지 씨 오 엠 -23(1975년 11월), 1362 내지 1365에서의 디. 제이. 구드만 및 알. 엠. 윌킨스의 "적응 양자화"

7) 1974년 조리히 세미나 회보에서의 에이. 크로이셔의 "PCM과 델타 변조에서의 처리 : 음성 신호의 블록 압축 코딩"

8) 덴버에서의 음향학, 음성 및 신호 처리에 관한 1980년 국제회의의 회보, 씨 오(1977년 4월), 291 내지 294의 제이. 디. 죤스톤의 "직교 미러 필터 뱅크용으로 설계된 필터족".

9) IRE 회보 이론, 아이 티 -6(1960년 3월), 7 내지 12에서의 제이. 맥스의 "최소 왜곡을 위한 양자화".

10) 뉴욕에서의 (1974년) 제이. 윌리와 아들들, 더블류. 씨. 제이크스의 "마이크로파 모빌 통신".

11) 벨 시스템 기술지 제 60권 제 7호(1981년 9월), 1547페이지 내지 1561페이지에서의 제이. 알. 보디등의 "적응 자동 펄스 코드 변조 코딩".

12) 벨 시스템 기술지 제 61권, 제 9호(1982년 11월), 2263 내지 2288페이지에서의 알. 이. 크로취어등의 "9.6k 비트/조 DSP 음성 코더".

13) 1984년 3월, 음향학, 음성 및 신호 처리에 관한 IEEE 국제회의의 회로 제 2권, 27. 1. 1 내지 27. 1. 4 페이지에서의 제이. 엠. 티. 스미스등의 3구적적 부대역 코더를 위한 정확한 재생 필터뱅크의 설계절차".

14) 티. 피. 반웰등의 "TM 32010을 이용한 실시간 음성 부대역 코더……".

15)…. 357 내지 363 페이지에서의 디. 프잘브란트등의 " 짧은 일차 블록길이와 마이크로프로세서를 기초로한 실행을 하는 음성신호 ATC-시스템.

상기 종래의 기술에서 일반적으로 설명된 것과 같은 실시간 부대역 보코더(vocoder) 적용에서는 양자화 및 코딩을 위한 최소 2가지의 통용 기술이 있는데, 즉 (1) 적응 펄스 코드 변조(APCM)나 혹은 이와 밀접히 관련된 적응 자동 펄스 코더 변조(ADPCM ; adaptive differential pulse code modulation)

(2) 블록 압축 펄스 코드 변조(BCPCM)이 그것이다. 이러한 두 통용 부대역 코딩 기술은 모두 비교적 상당히 복잡한 BCPCM 인코딩 및 디코딩 알고리즘을 이용하는 부대역 코더와 이보다 비교적 덜 복잡한 ACPM 인코딩 및 디코딩 알고리즘을 이용하는 부대역 코더를 비교 설명하는 상기의 전저등의 서류에서 상세히 설명된다. 상기 비교에 의하면, APCM 부대역 코더는 BCPCM 부대역 코더보다 낮은 품질과 작은 채널 에러 공차를 부여한다 이하의 설명으로부터 알 수 있듯이 복잡성이 덜한 APCM 알고리즘은 그 수행에 있어서(예를 들면, 디지털 신호 처리기) 복잡성이 큰 BCPCM 알고리즘에서 보다 더 작은 메모리를 필요로 한다.

그 결과, BCPCM 부대역 코더를 이용하는 것이 바람직할 것으로 결론지어 질 수 있다. 그러나, 몇몇 이용할 수 있는 디지털 신호 처리(DSP) 직접 회로(예를 들면, 단 128×16비트 RAM 만을 갖는 NEC 7720 집적회로)를 능가하기 위하여는 BCPCM 알고리즘을 위해 더 큰 메모리를 필요로 하는 것이 발견되었다.

그럼에도 불고하고, 본 발명에 따라서, 종래의 모든 APCM 부대역 코더와 비교하여 전체 신호대 잡음비에서 1db이나 그 이상의 개선(그리고 더 양호한 주 음성품질)을 이루는 동안, 요구된 디지털 메모리를 최소화 하기 위하여 하이브리드 부대역 APCM/BCPCM 알고리즘을 이용할 수 있음을 알았다.

과거에 서로 다른 인코딩 및 디코딩 알고리즘이 때때로 종속 연결되었지만(예를 들면, 각각의 부대역에서 ADPCM을 이용하는 부대역 코딩 알고리즘 이전의 시간영역 고조파 스케일링 알고리즘을 이용하는 크로취어 등의 "9.6kb/s DSP 음성코더" 참조), 부대역 코더의 여러 부대역에서 서로 다른 인코딩 및 디코딩 알고리즘을 이용하는 것은 새로운 기술로 믿어진다. 제한된 디지털 메모리 용량을 갖는 디지털 신호 처리기(DSP) 집적회로의 경우에 있어서, 이러한 새로운 하이브리드 부대역 코딩 기술은 상당한 장점을 제공하는 것으로 발견되었다.

예를 들면, 현재의 양호한 예시적 실시예에 있어서, 180 내지 2900㎐의 오디오 신호 대역폭은 4옥타브의 부대역으로 분리된다. 그러한 옥타브 부대역중 단지 하나가 더 복잡한 BCPCM 알고리즘으로 처리될 수 있다면, BCPCM 코딩을 위해 양호한 부대역으로 최대 3배 대역(예를 들면, 1450 내지 2900㎐)이 선택된다. 예시적인 실시예에서, 총 출력 속도 9, 244b/s를 획득하기 위하여, 최대 부대역은 약 1 내지 bit/sample 이하로 코딩되어야 한다. 따라서, 예시적인 실시예에서, 실시간 디지털 신호 처리기는 16부호 비트와 5비트의 이득 크기 데이터를 갖는 16샘플 블럭을 인코딩함으로써 BCPCM을 수행한다. 또한, 이러한 기술은 16비트 구조에서 컴퓨터 메모리중 단지 2워드만을 필요로 한다. 즉, 부호의 비트에 대한 하나의 16비트 FIFO(선입선출)버퍼와, 이득 크기를 축적하는 하나의 16비트 버퍼가 그것이다.

이러한 하이브리드 부대역 코더가 전형적인 음성신호에 적용될때, 하이브리드 구조는 더 작은 전체 APCM 부대역 코더(예를 들면, 최대 3배 부대역에 대해 1 내지 비트/샘플을 이용하는 부대역 코더)와 비교될 경우와 같이 약 1db 더 양호한 신호 대 잡음비(예를 들면, 4db 대 3db와 그 이상)를 산출한다.

비대칭 직교 미러 필터(QMF)의 필터 트리를 이용하는 부대역 코더도 또한 본 분야에 공지돼 있다. 예를 들면, 부대역 인코딩 및 디코딩 기술 배경에서, 디지털화된 음성 신호를 4옥타브대역으로 분할하기 위해 이용된 이와 같은 QMF 필터 트리(그리고 분할된 것을 수신기에서 다시 한 대역으로 결합하기 위한 역 QMF 트리)는 진저등의 상기 논문에서 논의된다.

이 기술에서 잘 알려진 바와 같이, 비대칭 QMF 필터 트리는 디지털화 된 입력신호를 신호 성분중 서로 다른 주파수 부대역을 나타내는 디지털 신호의 부대역 채널로 효과적으로 분리하기에 적합하다. 이러한 QMF 필터 트리는 신호 처리 알고리즘을 물리적으로 수행하는데 프로그램식의 디지털 신호 처리기가 이용되는 경우에 특별히 유익하다.

이러한 QMF 필터 뱅크의 비대칭 트리 구조로 이해, 여러 대역이 대역내에 서로 다른 수의 필터 소자를 구비하고, 따라서 상이한 부대역 채널에 상이한 여러번의 여파 처리를 거지는 것이 공지돼 있다.

종래의 실행과정은 서로 다른 주파수 성분을 나타내는 디지털 신호가 시스템을 통하여 대략 시간 동기 상태로 계속 작동하도록 하기 위해, 여럿의 부대역 채널에서 보상 시간 지연을 포함하는 것이다. 각각의 채널에서 요구된 크기의 시간지연 보상을 계산하기 위한 식은 상기 진저등의 논문에 설명되어 있다.

그러나, 종래의 기술의 부대역 코더 신호 처리에서, 이와같은 시간 지연 보상은 QMF 여파 기능 그 자체의 일부로서 또는 매우 밀접한 것으로서 종래의 영향을 미쳤다. 따라서, QMF 필터 트리와 밀접하게 관련될때 시간 지연 보상을 위해 필요한 디지털 메모리는 수반된 비교적 높은 비트율로 인해 훨씬 크게 될 수 있다.

그러나, 현재에는 부대역 채널에서 대역폭 압축 인코드 디지털 신호에 대해 요구된 시간 지연 보상을 성공적으로 수행할 수 있으며, 이에 의해 이러한 시간 지연 보상을 수행하기 위해 요구된 메모리를 상당히 줄이게 됨을 발견하였다.

예를 들면, 송신측에서, 적절한 인코딩 알고리즘(예를 들면, 적응 펄스 코드 변조, 적응 차동 펄스코드 변조, 블록 압축 펄스 코드 변조등)에 의해 디지털 대역폭 압축이 발생한 후까지 시간 지연 보상이 시작되지 않는다. 수신측에서, 역 QMF 필터 트리와 관련된 유사한 요구된 시간 지연 보상이 디코딩 단계이전에 영향을 받을 수 있다(만약 희망한다면, 어떤 주어진 채널에 대한 바람직한 전체의 부대역 지연은 전적으로 송신기측에서 혹은 전적으로 수신기측에서 영향을 받거나, 혹은 원하는 방식으로 송신기측과 수신기측 사이에서 분리되어 영향을 받을 수 있다).

예시적인 실시예에서, 인코딩 전과 인코딩 후 시스템을 통하여 통과하는 매초당의 비트와 수 사이에, 대략 4.7 : 1의 비율이 생긴다. 따라서, 비트율을 최소화하기 위해 신호가 압축되는 시스템에서 요구된 시간 지연 보상을 수행하면 이러한 시간 지연을 수행하는데 요구된 디지털 메모리 최소화 할 수 있다. 예시적 실시예에에서, 종래의 RAM(진저등의 논문에서 계산된 것과 같은 지연 보상을 수행하기 위하여)은 49개의 16비트 워드가 요구되나, 본 발명을 이용하면 단지 5개의 16비트 워드 RAM이 필요하다.

본 발명은 부대역 코더 및 디코더(예들 들면, 다중대역 데이터 압축 파형 인코더 및 디코더)에서 지연 양자화의 효율적인 수행을 위한 기술을 포함한다. 이러한 기술에 의해 음성 대역폭 압축 알고리즘에 대한 특정의 효과적인 수행(최소로 요하는 디지털 메모리 면에서)을 할 수 있다. 물론, 이러한 기술은 디지털 신호가 대역에서 압축되어, 시스템내의 몇몇 점에서 매초당 더 작은 비트의 전송을 필요로 하게 되는 보다 일반화된 파형 인코더 및 디코더 알고리즘을 효과적으로 수행하는데 이용될 수 있다.

특히, 필터 소자에 있어(또는 어떤 다른 소자에 대해) 지연 양자화가 효과적으로 실현되어, 분산된 부대역내에서의 처리된 신호 멀티플렉스 되거나 공통 통신 채널을 거쳐 송신되기 전에, 또는 최소한 디코딩되거나 적절한 시간 동기(즉, 동위상)로 재결합되기 전에 서로에 대하여 다시 시간동기로 되게 된다. 몇가지 현재 이용할 수 있는 DSP(디지탈 신호 처리기)가 제한된 칩상의 디지털 메모리 용량만을 갖추고 있으므로, 본 발명에 대한 좀더 효율적인 시간 지연 보상 기술에 의하여 모든 요구된 신호 처리 기능이 단일 DSP 집적회로 칩상에서 수행될 수 있다.

무선 통신 채널을 통하여 디지털 제어 신호 및 메시지 데이터 신호를 송수신하는 것은 본 분야에 공지되있는데, 무선 통신 시스템에서 디지털 제어식 무선 송신기와 수신기용 디지털 메시지 발생기의 형태를 개시하는 공통으로 양도된 스택하우스등의 미국 특허 제 4,027,243호를 참조할 수 있다. 이 기술은 무선국 위치 사이에 송신된 연속 디지털 명령 메시지 각각에서 워드 동기뿐만 아니라 비트동기(보상 및 비보상 형태의 어드레스 정보의 다중 전송을 포함)를 얻기 위해 제공된다. 프레임 동기화를 위해 제안된 3보트식 바커 코드동기 워드(3 voted Barker code syne word)중 2워드를 검출할 수 있는 모뎀 회로가 스택하우스등의 시스템에 포함된다.

디지털화된 음성 신호의 암호 인코딩(cryptographic encoding)은 종래 기술에서도 잘 알려져 있다. 예를 들어, 본 발명의 양호한 예시적 실시예에서 이용된 데이터 암호화 표준(DES : Data Encryption Standard)은 그 자체가 공지되어 있는 것으로, 아래의 인쇄된 출판물, 버지니아 22161, 스프링필드, 포트로알 로드 5285 소재의 미국 상무성, 엔 티 아이 에스, 데이터 암호화 표준에 관한 "연방 정보 처리 표준" 출판번호제 46호와, 엔 티 아이 에스나 미국 정보 인쇄소에서 이용할 수 있는 "연방 표준 1027 지 에이 에스, 전기통신, DES를 이용하는 장비에 대한 전제 보안 요구"와, 엔 티 아이 에스나 미국 정보 인쇄소에서 이용할 수도 있는 "DES 작동모드에 대한 연방 정보 처리 표준 출판물 제 81호"("출력궤환 모드"는 본 발명의 양호한 실시에에서 이용됨)에서 좀더 상세히 설명된다.

전형적으로, DES에서와 같이, 인코드 디지털 음성신호는 적절한 비밀 키 디지털 데이터와 결합될때 디지털화 된 음성 데이터(또는 어떤 다른 형태의 디지털 데이터)를 인코딩하거나 디코딩하도록 이용되는 순차 변화 암호화"벡터"와 함께 고정된 규격의 블록이나 "프레임"으로 송신된다.

여러 가지 형태의 무선 통신 회로망 내에서 자동 선택 신호화를 제공하는 것도 알려져 있다. 때때로, 분리 제어 채널은 소망하는 선택 신호와 기능(예를 들면, 이용할 수 있는 통신채널의 선택과 시스템내에서의 메시지 수신기의 소망의 수세트의 선택)을 이루기 위해 이용된다.

그러나, 여러 가지 이유로, 디지털화되고 암호식으로 인코딩된 음성 데이터 신호를 이용하는 종래의 음성 비밀 시스템에 있어서, 자동 선택 신호화 능력을 갖는 것이 매우 바람직하다. 예를 들어, 상기 능력은 이러한 암호화 디지털 음성 메시지를 발생하거나 중계하는 소정의 송수신기의 범위내에 있는 다수의 중계기중 하나를 선택적으로 어드레스 지정하는데 매우 유용하다. 최선의 선택 신호와 능력을 갖춘 디지털 음성 비밀 무선 통신 시스템에서, 후 진입 및/또는 동기화 회복(2워드 암호 동기화 회복)을 허용하는 것도 매우 바람직하다.

스택하우스등에서 설명된 바와 같이, 무선 주파수 통신 채널은 비교적 잡음이 많고 때때로 신뢰할 수 없는 상황에 있다. 임펄스 잡음, 다중 선로 혼신 및 신호화 페이딩은 성공적으로 극복되어야 하는 전형적으로 예상되는 문제점이다.

본 발명은 무선 주파수 통신 채널에서 상기 소망의 특징을 제공하는 제어 신호 및 인코딩된 음성 디지털 신호의 고유한 포맷을 이용한다. 예를 들면 상기 포맷은 종래의 전화 채널이나 와이어 라인(아마 채널의 각 단부상에서 부가된 종래의 모뎀을 이용하기도 함)과 같은 다른 형태의 채널에 대해서도 유익하다.

본 발명에 대한 다른 장점, 목적 및 특성뿐만 아니라 상술한 바는 첨부된 도면과 함께 본 발명의 양호한 예시적 실시예에 대한 아래의 상세한 설명을 주의 깊게 연구함으로써 보다 잘 이해될 수 있을 것이다.

제 1도의 송수신기는 일반적으로 무선 주파수 송신기(10)와 무선 주파수 수신기(12)(또는, 예를 들면, 종래의 와이어 라인 모뎀의 송신 라인과 수신라인과 같은 임의의 다른 통신 채널 송신기 및 수신기)를 포함한다. 제 1도에 나타나 있는 바와 같이, 송수신기는 무선 주파수나 또는 다른 형태의 통신 채널을 거쳐서 하나 또는 그 이상의 무선 중계기나 또는 다른 송수신기나 기지국과 통신하고 있다. 클리어 및 비밀 스위치 S1, S2(전형적으로 디지털 스위치 신호의 제어하에서 아날로그 신호를 스위치하는데 이용된 종래의 고체상태 제어식 MUX 스위치로서 실현됨)는 송수신기가 종래의 "클리어" 모드나 또는 이와는 다르게 암호나 "비밀"모드로 작동할 수 있다. 예를 들어, 스위치가 제 1도에 도시된 바와 같이 클리어 모드에 있을때 마이크에서 인입하는 송신될 오디오 입력은 송신기로 간단히 직접적으로 연결되고, 수신기(12)의 출력은 일반적인 수신기 오디오 출력회로에 직접 연결된다.

그러나, 스위치 S1, S2가 비밀모드 위치로 이동될 때, 이때 제 1도의 회로중 마이크로 프로세서 제어식 잔여부분은 일반적인 수신기 오디오 입출력 회로와 일반적인 무선 주파수 송신기 및 수신기(10), (12) 사이에서 작동상태로 스위칭된다. 특히, 마이크로프로세서 제어식 회로는 종래의 오디오 입력신호(예를 들면, 마이크나 오디오 증폭기 또는 그와 유사한 것으로부터)를 취하고, 그러한 신호를 암호식으로 인코딩된 디지털 입력 신호의 흐름으로 변환하여 스위치 S1에서 송신기(10)의 변조기에 입력한다. 수신측에서, 디지털 신호의 흐름은 수신기(12)의 검출기 출력은 경유하여 도달하고, 일반적인 수신기 오디오 출력회로(예를 들면, 오디오 증폭기, 확성기등)으로 통과되기 전에 최종적으로 인코딩되어 스위치 S2의 하단 접점에서 아날로그 오디오 신호로 변환된다.

양호한 실시예에서, 수신기(12)의 검출기 출력은 "비밀" 디지털 디코딩 회로로 일정하게 접속되어(제 1도에 도시된 바와 같이), 수신된 신호가 일정하게 모니터 될 수 있게 된다. "클리어"에서 "비밀"모드로의 스위치 변환이 송신기에서 예상치 못한 영향을 받는다면(예를 들면, 진행중인 메시지의 초기나 중간에서), 수신기 비밀 회로는 필요한 디코딩 처리를 자동적으로 시작할 것이고, 디코딩된 오디오 신호가 자동적으로 수신기 오디오 출력회로에 스위칭되게 한다. 이러한 구성은 인입 디지털 신호가 연속적으로 디코딩되는 곳마다 수신 세트가 그 자체를 "비밀" 모드로 자동적으로 스위칭 할 수 있게 만들며, 사실상 이것을 양호한 실시예에서, 고려되는 사항이다.

제 1도에 도시된 마이크로프로세서 제어 회로의 전체 구조는 일반적으로 종래의 것이다. 특히, 시스템의 심장부는 제어 마이크로프로세서(14)(예를 들면, 인텔 8031 집적회로 칩)이다. 디지털 회로의 잔여부분은 일반 데이터 버스(16)와 제어버스(18)를 경유하여 통신한다. 일반 푸쉬-로크(push-to-talk)(PTT) 스위치(20)는 바람직한 경우 제어버스(18)상에서 하나의 도선으로 고려될 수 있다. 송신된 음성의 모드를 선택하기 위해 이용된 수동 클리어 및 비밀 모드 스위치는 원하는 경우 제어 버스(18)에서 하나의 도선일 수도 있다. 주지하는 바와같이 자동 수신 모드 스위칭이 위에서 설명된 바와 같이 수행될때, 수동 수신 클리어 및 비밀 모드 스위치는 필요치 않다. 이 시스템은 고역으로 변환하기 위하여 종래의 코댁(codec)(22)(예를 들면, 인텔 2916 집적회로칩)과 알맞게 프로그램된 디지털 신호 처리기(DSP)(예를 들면, NEC 7720 집적회로칩)의 형태로 종래의 음성 코딩 회로(24)를 포함할 수 있다.

양호한 실시예에서, 오디오 주파수 대역 180 내지 2900㎐는 종래의 블록 압축 펄스 코드 변조(BCPCM)되는 최고 주파수 대역 1450 내지 2900㎐와 종래의 적응 펄스 코드 변조(APCM) 디지털 대역폭 압축 기술에 영향을 받는 낮은 부대역을 갖는 4옥타브 대역으로 분리된다. 이것과 신규의 시간 지연 보상 기술을 합하면, 단일 DSP 칩 즉, 음성 코딩 회로(24)를 사용하여 음성 코딩이 실행될 수 있다.

데이터 암호화 표준은 종래의 DES 회로(26)(예를 들면 MC 6859 집적회로 칩)와 종래의 DES 키 메모리(28)(예를 들면, RAM의 64바이트)를 통하여 수행된다. 종래의 ROM(30)(예를 들면 4K 바이트)은 제 1도에 나타난 바와 같이 본 발명에 관한 프로그램 제어구조를 물리적으로 구체화 하기에 적합하도록 제공된다.

송신 및 수신 인터페이스(32)는 때때로 모뎀 회로라고도 하며, 종래의 설계로 이루어질 수도 있다. 이들은 공동으로 양도된 에반스의 미국 특허 제 4,382,298호에서 설명된 형태의 비트 회복 회로를 포함한다. 종래의 클럭 회복 및 업/다운 카운터 회로가 본 발명과 함께 이용될 수 있다 할지라도, 1983년 8월 29일 출원되고 공통 계류중으로 공동 양도된 에반스의 미합중국 특허원 제 527,471호에 설명된 클럭 회복 회로와, 1983년 8월 29일 출원되고 공통 계류중으로 공동 양도된 에반스의 미합중국 특허원 제 527,470호에 설명된 업/다운 카운터 회로를 이용하는 것이 바람직하다. 송신기(10) 및 수신기(12)와 같은 무선 주파수 송신기 및 수신기와의 사용 적합한 디지털 송신 및 수신 모뎀 인터페이스 회로에 대해서와, 강결선 바커코드 동기워드 검출기에 대해서는 공동 양도된 스택하우스 등의 미국 특허 제4,027,243호에 참고할 수 있다. 양호한 예시적 실시예에서, 인터페이스(32)는 "동기 탐색"(sync search) 모드로 배치된 후에 이러한 바커 코드 동기 워드 검출이 활성화되고, 이러한 동기 워드가 검출될 때마다 우선순위 인터럽트 제어 처리기(14)에 출력한다.

종래의 가우시안 최소 시프트 키(GMASK ; Gsussian Minimum Shift Key) 필터(34)(예를 들면, 3dB점에서 측정된 약 7㎑ 차단 주파수를 가지는 제 4등급 저역통과 베셀필터)는 당업자들에게 공지된 바와 같이 디지털 출력신호가 송신기(10)의 변조기(10)로 통과되기 전에 그 흐름을 처리하도록 포함된다. 수신기(12)의 출력(예를 들면, fm 변별기로부터)은 직류 바이어스 효과를 제거하기 위해 종래의 제한기(36)를 통해 양호하게 통과되면, 그렇지 않으면, 상기 효과는 수신기 변별기의 출력에 나타나게 된다. 예를 들면, 제한기(36)는 당업자들에게 공지된 바와 같이, 얼마간의 앞의 비교적 쌀은 간격에 걸쳐서 수신기(12)로부터의 순간 인입 신호를 인입 평균값과 비교토록 단순 비교기를 이용할 수 있다.

송신기 및 수신기 인터페이스(32)는 예를 들면 송신측에서, 송신될 디지털 2진 신호의 직렬 흐름을 발생시키기 위한 종래의 병렬-직렬 시프트 레지스터를 포함하며, 수신측에서는 송신 및 수신 인터페이스(32)가 비트 동기화를 달성하기 위한 디지털 위상 고정 루프와, 워드 동기화를 달성하기 위해 이용되는 소정의 바커 코드를 송인하기 위한 강결선 상관기를 이용할 수 있다.

양호한 실시예에서 이용된 데이터 포맷은 아래에서 제시된다. 이와 유사하게 QMF 뱅크와 함께 이용된 시간 지연 보상은 코딩 다계후(송신 기간동안)와 디코딩 단계선(수신동안)에 양호하게 삽입된다. 이로써 이러한 시간지연을 수행하기 위해 요구된 메모리를 최소화할 수 있고 따라서 제한된 메모리 용량을 가지는 단지 단일의 DSP를 이용한 시간지연의 수행이 유용해진다.

당업자들이라면 인코딩 및 디코딩 알고리즘(예를 들면, ADPCM/BCPCM), 멀리플렉싱, 디멀티플렉싱 등의 기능뿐만 아니라 원하는 여파 및 시간 지연 기능을 수행하도록 적절히 프로그램(마이크로 코드화된) 모턴한 DSP 회로가 이용되는 것을 이해할 수 있을 것이다. 실제로, 현재의 양호한 예시적 실시예에 있어서, 제 1도에서의 NEC 7720 디지털 신호 처리기(DSP)인 음성 코딩회로(24)는 상기와 같이 프로그램된다. 그러나, 여러 가지 디지털 신호 처리 단계의 기능의 중요함을 더 잘 이해하기 위하여, 그리고 그에 따라 적절한 프로그래밍을 통한 실행을 용이하게 하기 위하여, 제 2도 내지 제 4도와 제 8도 내지 제 10도에 설명된 형태의 기능적 블록도를 이용하는 것이 보통이다. 일단 필요한 기능이 종래의 블록도 형태로 기능적으로 규정되어지면, 당업자라면 임의의 블록내에서 종래의 공지된 디지털 신호 처리 기능인 그러한 기능을 수행하도록 디지털 신호 처리기(DSP)를 프로그램하는 방법을 쉽게 이해할 것이다.

하이브리드 부대역 인코딩 및 디코딩 알고리즘을 이용하는 것은 소망한 경우 제한된 메모리 용량을 갖는 단일 DSP 집적회로 칩(예를 들면, NEC 7720) 상에서 음성 코딩이 이루어지기 때문이다. 또한, 메모리를 지속해서 이용하기 위하여, 현재의 양호한 예시적 실시예는 인코딩 단계후(송신기 기능에서)와 디코딩 기능전(수신기 기능에서)에 필요한 시간지연 보상을 수행한다. 신호가 가장 밀하게 압축되는(예를 들면, 초당 최소수의 비트가 통과하는) 코더 및 디코더 기능 사이의 요구된 시간 지연보상을 수행함으로써 시간지연 보상을 수행하는데 요구된 메모리는 이해하는 바와 같이 최소이다.

물론, 하이브리드 부대역 인코딩 및 디코딩에 대해 본 발명을 실행하는데 교대로 이용되는 정도가 덜한 메모리 구속력을 갖는 다른 디지털 신호처리기가 있다. 예를 들어, 이러한 것은 시스템 신호 처리기와 같은 메인 프레임 처리기를 이용하여 수행될 것이다. 다수의 DSP 칩은 본 발명의 하이브리드 부대역 코딩을 달성하도록 이용될 수도 있다.

따라서, 메모리 구속이 덜 심각하고, 몇가지 다른 상기와 같은 구속(예를 들면, 제한된 대역폭 통신 채널)이 실재하는 상황에서, 본 발명에 따라서 하이브리드 부대역 코딩 및 인코딩 기술을 이용하는 것은 상당히 개선된 신호대 잡음비와 다른 이득을 제공하는데 이용될 수 있다.

제 2도의 기능적 블록도에서, 입력(100)의 입력신호는 입력 아날로그 오디오 신호를 디지털로 변환한 것이다. 예를 들어, 이 신호는 제 1도의 코댁(22)에서 제 1도의 음성 코딩회로(24)의 입력 버퍼 레지스터로 인입하는 직렬 비트열일 수도 있다. 입력(100)에서 나타나는 신호는 성분에 대한 주파수 대역(예를 들면, 약 100㎐ 내지 2900㎐)을 갖는 입력 전기 신호를 나타낼 것이다.

잘 알려진 직교 미러 필터(QMF) 뱅크(예를 들면, 이와 같은 실시간 적용을 위한 컴퓨터 사용의 요구 조건을 단순화, 최소화 하는 종래의 비대칭 트리구조)는 제 2도의 4대역 QMF 뱅크(102)에서 이용된다. QMF 필터는 입력 신호를 주파수 범위중 서로 다른 부대역에서 오디오 신호 성분을 나타내는 디지털 신호의 다수의 채널로 분리한다. 예를 들어, 제 2도에서 설명된 바와 같이, 대역 1 내지 4는 180 내지 299Hz 입력 대역폭의 4옥타브 분할을 표시한다.

전형적으로, 잘 알려진 QMF 트리 구조는 인입 디지털 신호를 옥타브 관계의 대역으로 분리하기 위하여 비대칭 트리 구조에 이용된 he 및 ho 필터쌍과 함께 이용된다. 각각의 필터쌍은 기본적으로 탭식 디지털 지연라인을 포함한다.

1필터쌍은 예를 들면 최대 주파수 대역 4와 한 입력을 한 1필터쌍에 제공된다. 그러면 제 2필터쌍의 출력은 대역 3과 한 입력을 제 3필터쌍에 제공하고, 이 필터쌍은 대역 2와 한 입력을 제 4필터쌍에 제공하며, 이 필터쌍은 최종적으로 대역 1출력을 발생한다(제 4필터쌍의 제 2출력은 단순히 사용되지 않는다).

따라서, 대역 2. 3 및 4는 그들 신호 선로에 포함된 더 적은 수효의 필터 소자를 구비하므로, 적합한 시간 지연이 시스템을 통하여 서로 다른 대역에서 대응 신호 성분의 전파에 있어서 시간 동기를 유지하도록 상기 각각의 대역에 부가되어야 한다. 필요한 시간 지연 보상이 송신측에서나 수신측에서나 또는 송신측과 수신측 사이에 바라는 바대로 분배되어 이루어진다. 예를 들어, 4QMF 필터쌍이 32, 16, 16점 필터라면 이때 대역 4, 3 및 2에 대한 대응은 시간 지연 보상은 각각 49, 29 및 7필터 처리 시간이 된다. 요구된 시간 지연 보상에 대한 정확한 값은 각각의 필터쌍에서 이용된 점의 수에 따라 결정된다. 예를 들어, 32, 16, 12, 8점 필터쌍이 이용되면, 이에 요구된 시간 지연 유니트는 각각 대역 4, 3, 2의 경우에 28, 11, 3일 것이다. 이러한 시간 지연 보상을 위한 일반적인 고려와 식은 상기 진저등의 논문에서 제시된다.

이러한 시간 지연 보상이 QMF 여파후 즉시 종래의 방식으로 실행된다 할지라도, 디지털 신호 처리(24)에서 디지털 메모리에 대한 요구 조건을 최소로 존속하는 것이 바람직하다면, 이때 이러한 시간 지연 보상은 더 이상의 대역폭 압축 ADPCM/BCPCM 인코딩 단계후에 이루어질 것이다.

제 2도에 도시된 바와 같이, QMF 필터 뱅크(102)의 대역 1출력은 종래의 3비트 ADPCM 인코더(104)에 전달되며, 대역 2출력은 2비트 ADPCM 인코더(106)에 의해 처리된다. QMF 필터(102)로부터의 대역 3출력은 종래의 2비트 ADPCM 인코더(108)에 의해 처리된다. 그러나 QMF 필터(102)로부터의 대역 4출력은 BCPMC 인코더(110)로 통과하여, 하이브리드 ADPCM/BCPCM형의 부대역 코더를 만든다. 아래에서 보다 상세히 설명되는 바와 같이, ADPMC은 ADPCM의 특별한 경우일 뿐이며, 따라서 상기 둘중의 어느 한 기술이 코더(104), (106), (108)에 이용될 것이다.

제 2도에서 설명된 멀티플렉서(112)는 인코더(104), (106), (108), (110)로부터 들어오는 직렬 비트열을 받아들이고, 이들을 디지털 통신 채널을 따라 통과하도록 단일의 일련의 출력 비트열로 변환한다. 전형적으로 멀티플렉서(112)는 인코딩 처리부(104) 내지 (110)로부터의 직렬 출력을 단순히 버퍼하고, 이들을 단일 직렬 비트열로서의 출력을 위한 소정의 순서로 패킹(packing)함으로써 음성 코딩 회로(24)에서 수행된다.

제 2도에서 설명되지 않았다 할지라도, 송신된 비트열의 암호화가 희망된다면, 멀티플렉서(112)로부터의 직렬 비트열은 DES 암호화 알고리즘에 따라 인코딩하기 위하여 DES 회로(26)로 전해진 후, 최종의 인코딩된 데이터 바이트는 버퍼되고 패킹된 다음, 필터(34)를 통하여 송신 변조기에 출력되기 전에 병렬 비트에서 직렬 비트 형태로 변환된다. 마이크에서 변조기까지의 이러한 전체의 송신 동작은 제 5도에서 기능별로 설명된다.

DES가 암호화 되든지 또는 아니든지간에, 제 2도에 도시된 수신기 부분은 결과적으로 멀티플렉서(112)에 의해 원래 발생된 것과 유사한 직렬 비트열을 수신한다. 예를 들어, 제 6도에 설명된 바와 같이, 수신 변별기로부터의 인입 직렬 비트열은 제한기(36)를 통해 통과하고, 그 다음 DES 회로(26)에 의해 버퍼되고 분해되며 종래의 방식으로 처리되기 전에 직렬 비트에서 병렬 비트로 변환되어, 인입 데이터를 해독하고, 버퍼되고 분해될(즉, 제 2도에서 디멀티플렉서(114)에 의해 표시된 바와 같이 디멀티플렉스됨) 비트에 대한 해독된 직렬 열을 제공하여, 디코딩될 각각의 대역 1 내지 4에 대해 적절한 직렬 비트열을 발생하게된다.

물론, 대역 1내지 3은 종래의 ADPCM 디코딩 알고리즘에 따라 디코딩되고, 대역 4는 제 2도에 나타난 바와 같이 종래의 BCPCM 디코딩 알고리즘에 따라 디코딩된다. 대역 1 내지 4에 대한 직렬 비트 디코드 신호의 최종의 4열은 이들이 단일 직렬 비트 출력열로 결합되는 종래의 4대역 QMF 역필터 뱅크(116)를 통과한다. 최종으로, 제 6도에서 나타난 바와 같이, 부대역 디코더의 직렬 비트 출력은 종래의 디지털-아날로그 변환기(예를 들면, 코댁(22))를 통과하여, 종래의 수신기 오디오 출력 회로에 의해 처리하기에 적합한 오디오 아날로그 신호를 발생하게된다.

ADPCM 및 BCPCM 인코딩/디코딩 기능이 종래의 것이고, 본래 잘 알려져 있다 할지라도(프로그램 가능 디지털 신호 처리기상에서의 간단한 수행에서와 같이), 이러한 기능은 제 3도 및 제 4도에서 용이한 참조를 위하여 다시 설명하겠다.

예를 들어, 제 3도는 ADPCM 코더 및 디코더에 대한 전형적인 선도를 설명한다. 양자화기 및 코더(300)의 디지털 출력이 현재 범위의 출력 레벨에 있을 경우, 스텝 규격의 적용 논리회로(302)는 그 사실을 검출하고 양자화기(300)에 의해 이용된 스텝 규격을 증가시킨다. 다른 한편, 양자화기(300)가 현재 범위의 내부 레벨에서만 출력으로서 검출될 경우 스텝 규격은 감소된다. 양자화기(300)와 스텝 규격 적용 논리회로(302)가 이용되면, 그 장치는 실제로 APCM 코더이다. 제 3도에 나타나 있는 1탭 예측기 루프의 잔여 부분과 디코더(304)를 부가함으로써, 코더를 적응 자동 PCM 코드로 만들게 된다. 평가되는 바와 같이, 이득 계수 β가 0과 동일하게되면 ADPCM 코더는 APCM 코더로 된다. 이러한 적용에서 이용되는 바와 같이, APCM과 ADPCM은 동의어로 고려된다.

제 3도의 수신기에서 스텝 규격의 적응 논리회로(302')는 송신기에서의 논리회로(302)에서 사용하는 것과 동일한 진행 비트열 값에 근거한 논리를 이용한다. 그러나 채널에서 발생하는 송신 에러가 수신기에서의 부정확인 적응을 유발할 수 있으므로, 지수 관수적 감쇠 계수(exponential decay factor)는 송신기 논리회로(302)와 수신기 논리회로(302') 모두에서 양호하게 이용되어, 어떤 그와 같은 에러라도 감소시킨다. 지수 관수적 감쇠 계수에 관해서는 관련된 상기 진저등의 논문을 읽으면 좀더 상세히 알 수 있을 것이다. 간단히 말하면, 논리회로(302), (302')에 의해 이용된 적응 방정식은 다음과 같은 형태를 취한다.

d(n)=0.98[d(n-1)]+m[I(n)].........................................................식(1)

여기서, d(n)은 스텝 규격표 포인터이고, I(n)은 양자화기 레벨이며, m[I(m)]은 레벨의 함수로서 스텝 규격 포인터 갱신치이다.

변수 d(n)은 값 1과 64사이에 있도록 제한된다. 시간 n에서 스텝 규격 [I(n)]은 조사 테이블에 대한 색인으로서 d(n)의 정수값을 이용함으로써 밝혀진다. 조사 테이블은 시스템에 대한 소망의 다이나믹 범위에 걸쳐 있는 64개의 지수적으로 간격직 스텝 규격을 포함한다.

3비트 양자화기에 대한 전형적인 m[I(n)] 표는 다음과 같다.

[표 1]

(이 기술과 관련한 더 이상의 정보는 보디(Boddie)의 참조 11로부터 알 수 있을 것이다.

또한, 역 예측기 루프가 단순히 생략되면 APCM 디코더와 함께 하나가 남게된다. 이것이 적소에 있는 상태에서, 당업자에게 명백한 바와 같이 하나가 ADPCM 코더를 구비한다.

BCPMC 코더 및 디코더에 대한 기능적 블록도가 제 4도에 제시된다. 여기에서, QMF 필터로부터의 대역 4샘플은 양자화기(400)에서 양자화 되어, 열에서의 각 비트가 양이나 또는 음의 부호로 지시된 단계를 나타내는 단순한 직렬 비트열을 발생하게 된다. 16샘플의 각 블록용으로 이용된 단계의 기능부(404A), (404B)를 경유하여 그러한 16샘플의 평균 절대값을 계산함으로써 유도된다. FIFO 버퍼(402)는 이득 계산 처리 기간 동안 16샘플을 보유하고, 인코딩된 샘플과 이득이 수신기에서 동기로 수신되는 것을 보장한다. 이 버퍼 레지스터는 대역 4에 대한 시간 지연 보상 버퍼의 일부로서 이용될 수도 있다. 이득 보상의 결과로, 양자화기(406)(예를 들면, 4또는 5비트 또는 이와 유사한 것을 이용하여)에서 양자화되고, 멀티플렉서(408)에서 멀티플렉스되어, 제 2도에서 도시된 프레임 멀티플렉서(112)에 출력하기 위한 직렬 비트열을 산출한다.

채널 및 디멀티플렉서(114)를 통과한 후 대역 4신호는 디멀티플렉서(410)에서 디멀티플렉스되어, 412에서 직렬 부호 비트열로, 416에서 디코딩 되는 (414)에서의 다중비트의 양자화 이득 신호로 되어, 디코더(418)내에서 소망의 스텝 규격으로 조정된다. 제 4도에서 나타낸 바와 같이, 디코딩된 스텝 규격을 이용하는 증가부분은 제 2도에서 도시된 바와 같이 수신기 QMF 역 필터 뱅크(116)에 출력을 제공하도록 연속 부호 비트가 디코더(418)에서 디코딩 될 때 연속적으로 가감될 것이다.

당업자라면 알 수 있듯이, 각각의 대역에 대한 효과적인 샘플링은 그 대역내에서 최대 주파수 성분에 대한 나이퀴스트 주파수와 동일해야 한다. 최종의 데이터율은 샘플링율 뿐만 아니라, 음성신호의 각각의 샘플을 표시하는데 이용된 비트수의 함수일 것이다. 아래의 표2는 통신 채널에 걸쳐서 9600b/s 전체 데이터율을 달성하기위한 한가지의 가능한 예시적 실시예를 도해한 것이다. 제 2도의 기능 선도에서, 각각의 연속점에서 이루어진 대역폭 압축은 하이브리드 부대역 코딩을 이용하여 달성될 수 있는 전체 대역폭 압축의 형태를 도시한다.

[표 2]

명백한 사실로, 동기 신호와, 다른 "오버헤드"정보는 송신된 직렬열로 멀티플렉스되고, 따라서 테이블 2에서 동일하게 참작된다.

비교적 성긴 양자화 단계가 본 예시적 실시예에서 이용되므로, 부대역이 실제로 중복되지 않는 것이 더 좋은 것으로 믿어진다. 따라서 부대역 사이의 접점은 전체 시스템의 전체 주파수 응답 특성에서의 억압에 달려있다. 예를 들어, 제 7도에 도시된 바와 같이, 시스템의 전체 주파수 응답내에서 부대역 사이의 접점은 대역내에서의 피크 대역통과 레벨 이하의 여러 db점에서 발생할 것이다.

상기한 바와 같이, 프로그램된 디지털 신호 처리기를 이용하는 다수의 부대역 코더 및 디코더 수행은 종래의 기술에서 이미 논의되었다. 그러나, 비대칭 QMF 트리구조를 이용한 것은 제 8도에 나타낸 바와 같이 QMF 기능부와 직접적으로 인접한 시간의 시간 지연 보상을 항상 제공하도록 나타난다. 여기서, 800에서 의 시간 샘플링된 입력 신호는 각각의 대역에서의 디지털 신호가 원 신호의 특정 주파수 대역을 나타내는 대역 1, 2, 3, 4상에서 다중 부대역 디지털 신호로 분할된다. 따라서 원 입력 신호 파형(예를 들면, 입력(800)에서 디지털화된 직렬 비트 열을 일으키는 코덱에 대한 아날로그 오디오 입력 신호)의 주파수 스팩트럼은, 종래의 4직교 미러 필터쌍(802), (804), (806), (808)을 이용하여 4부대역으로 분리된다.

QMF 필터쌍 기능에 대한 간략한 설명은 이미 본 분야에서 잘 알려져 있는 바, 제 8도에 도시한다.

종래의 기술에 따라서, 디지털 신호의 각각의 부대역 채널은 대역폭을 감소시키는 몇몇 기술을 이용하여 인코딩된다. 실시예로서, 적응 차동 펄스 코드 변조(ADPCM)나 단순한 적응 펄스 코드 변조(APCM)나 또는 블록 압축 코더 1 내지 4는 원파형의 분산 시간 세그먼트를 나타내는 디지털 신호의 직렬 비트열을 제공하도록 압축 디지털 신호기(110)에서 멀티플렉서 되기전에 (예를 들어, 주어진 순서로 버퍼되고 패킹되기 전에) 각각의 부대역 채널 1내지 4을 처리하는 것으로 제 8도에 나타나 있다. 제 8도에서 개략적으로 나타내진 바와 같이, 적절한 동기화 및 헤더나 또는 오버헤드 비트는 일반적으로 멀티플렉스되고 출력 채널을 거쳐 통과된다.

회로에서 서로 다른 점에 수반되는 전형적인 대표적 비트율은 제 8도에 첨가된다. 예를 들면, 입력(800)에서는 46, 400b/s 정도를 나타낼 것이며, 전체 4부대역에서의 결합된 QMF 필터 출력은 약 43, 500b/s를 포함하는 코더 다음에 4.7 : 1의 심각한 비트율 감소가 발생할 것이다. 일단, 추가의 동기 및 헤더 비트와 그러한 류의 것이 부가되면, 출력 채널은 전형적으로 9, 600b/s를 갖는다.

어떠한 경우에서도, 대역폭 압축전에 시간 지연 보상이 실행되면, 소망의 시간 지연에 걸쳐서 더 많은 비트가 기억되어야 할 것이고, 따라서, 여러 부대역 채널에서 소망의 시간 지연 보상을 이루게 될 것이다.

다른 한편, 시간 지연 보상이 제 9도에 나타내진 바와 같이 코더(2) 내지 (4)에 의한 디지털 대역폭 압축후에 제공되면(예비의 여파 기능으로 인해 다른 부대역보다 더 지연되므로 실제로 부대역 1에서 시간지연이 필요하지 않음), 필요한 시간 지연을 위해 훨씬 더 작은 수효의 비트가 기억될 필요가 있다. 특히, 예시적인 실시예에서, 다른 방법보다는 오히려 디지털식 대역폭 압축 정보의 열에 대한 시간 지연 보상을 실행함으로써(종래의 것으로서 제 8도에 나타내진 바와 같이), 메모리 요구조건에 있어서 약 10.4 : 1의 개선을 이룰 수 있다.

예를 들어, 요구된 부대역 지연을 계산하기 위해 진저등의 식을 이용하면, 예시적 실시예에 있어서의 종래의 실행에서는, DSP 집적 회로 칩상에서 RAM의 33+13+3=49의 16비트 워드를 이용할 필요가 있다. 그러나, 본 발명은 동일하게 요구된 시간 지연을 실현하기 위하여 RAM에서 단지 [33(21/6) + 13(2) + 3(2)/16=4.7의 16비트 워드를 필요로 한다. 이것은 다른 요구된 DSP 기능을 위해 유익하게 이용될 수 있는 칩상의 DSP 지연 메모리 요구에서 가장 심한 10.4 대 1의 감소이다.

수신기에서 원 신호의 적절한 재구성을 위하여(제 10도의 기능 선도 참조), 여러 가지 부대역 신호가 서로에 대해 적절한 시간동기 상태로 그들 각각의 디코더(1) 내지 (4)에 도달하는 것이 절대로 필요하다.

부대역 코딩의 간단한 예시적 실시예에서, 동일한 정도의 단순한 대역통과 필터(예를 들면, 각각 동일한 수효의 지연단을 유도함)는 모든 부대역 신호가 시간 동기 상태로 유지하도록 대칭 형태로 이용될 것이다. 그러나 이러한 수행은 방해가 되며, 실시간 신호처리를 위해서는 비효과적이다. 훨씬 효과적인 방법은 제8도 내지 제10도에 도시된 바와같이 대역 분리 직교 미러 필터 트리를 이행하기 위해 효과적인 다상 구조를 이용한다. 여기에서, 대역 분할 기능뿐만 아니라, 데시메이션(decimation)(he 와 ho 부분사이의 필터 입력의 교번 샘플링에 의하여)이 동시에 이루어진다. 여파 단계가 더 작은 여러 부대역 채널에 보상 시간 지연이 도입되지 않을 경우에는 그러한 실행이 계산상 더 효과적이고, 이때 여러 부대역에서의 신호는 시간동기로 되지 않을 것이다. 요구된 지연단위 수는 필터의 급수에 따라 다르지만, 전형적으로 50이나 그 이상의 지연단이 4부대역 코더 수행을 위해 요구될 것이다. 신호가 아직 어떤 최대 정도로 대역폭 압축되지 않은 점에서, 제 8도의 종래 기술의 방식에서처럼 시간 지연 보상이 이루어지면 비교적 많은 수의 비트가 필요한 시간 지연을 위해 기억되어야 한다(예를 들면, 16비트 구조에 대해 50×16=800).

그러나, 제 9도에 나타내진 바와 같이, 본 발명을 이용하면, 시간 지연 보상을 실행하는데 요구된 디지털 기억량은 상당히 감소된다. 이러한 것은 상당한 디지털 대역폭 압축이 이미 발생하여, 데이터가 DSP(또는, 희망한다면 다른 특수화된 하드웨어)에서 이용할 수 있는 디지털 메모리의 분산 워드 길이로 좀더 효과적으로 패킹되게한 후에만, 시간 지연 압축을 실행하므로써 이루어진다. 코더(1) 내지 (4)는 원 입력 신호의 각 샘플을 나타내도록 이용된 비트수를 단순히 감소시킴으로써 대역폭을 감소시킨다. 이와 같이 감소된 비트수는 종래의 DSP 집적회로상의 RAM에 이동되고, 따라서 밀집하게 패킹되어, 지연 양자화를 위해 요구된 메모리에 많이 저장하게 되는 결과를 가져온다.

요구된 시간 지연 보상이 제 9도에 나타내진 바와 같이, 송신기 기능동작 기간동안 완전히 달성된다 할지라도, 이것은 제 10도에 나타내진 바와 같이 수신기 기능의 수행동안 교번적으로 또는 전체적으로 또는 부분적으로 달성될 것이다. 예를 들어, 제 10도에 나타내진 바와 같이, 소망의 시간 지연 보상에 영향을 미치도록 비교적 더 작은 수효의 비트가 기억되는 신호 처리 기능의 한점에서 시간 지연 보상이 또 다시 이루어진다. 특히, 시간 지연 보상은 제 9도에 도시된 송신기의 코더(1) 내지 (4)와 제 10도에 도시된 수신기의 디코더(1) 내지 (4)사이의 임의의 점에서 영향을 받는다.

이해하는 바와 같이, 재구성된 디지털 출력 신호 열은 코덱(22)의 입력에 대해 요구된 바와 같이 직렬 비트 포맷이거나 또는 병렬 비트(즉, 바이트) 포맷 상태일 것이다.

송신기(10)에 의해 송신되거나 수신기(12)를 통해 수신되는 디지털 신호에 대한 양호한 시간 순서는 제 11도에 개략적으로 표시된다. 디지털 신호에 대한 이러한 포맷이나 시간 순서는 마이크로프로세서(14)의 프로그램 제어하에서 송신을 위해 발생되며, 수신모드에서 제어 마이크로프로세서(14)는 디지털 신호의 동일시간 순서나 포맷을 적절히 검출하고 디코딩 하도록 프로그램 된다(즉, ROM(30)을 경유하여). 이 유일한 포맷에 의해 초기 및 진행중 프레임 동기화, 리피터 어드레스 지정, 암호 동기화 및 선택 신호가 가능하다. 총 4형태의 정보는 페이드(pade) 보호를 위해 비교적 긴 프리앰블(preamble) 부분에 반복적으로 송신되고 (예를 들면, 무선 주파수 송신 채널에 대해 예기되는 통상의 랄리 페이딩)(Raleigh fading), 추가적으로 총 4형태의 정보는 해독된 음성 데이터 열내에서 규칙적인 간격으로 반복 재송신된다. 여러번의 반복 및 다른 기술에 의해 프리앰블을 보호하는 페이드는 정확한 초기 동기화와 어드레스 지정 기능의 매우 높은 가능성을 제공한다. 음성 데이터 열내에서의 총 4형태의 정보를 반복함으로써 늦은 진입을 허용하고(프리앰블이 누락되거나 잘못 디코딩되는 경우), 동기화의 회복을 허용한다(프리앰블로부터 초기에 얻어진 동기화가 주어진 메시지가 종료하기 전에, 연속적으로 손실되는 경우).

제 1도의 송수신기가 "비밀"모드에 있고, PTT 스위치가 활성화될 때 제 1도에 도시된 포맷의 프리앰블 부분은 비트 동기화, 워드나 프레임 동기화, 암호 동기화 및 어드레스 지정(예를 들면, 리피터 및 다른 선택 신호화)을 달성하도록 첫째로 송신된다. 심한 페이딩(예를 들면, 최고 45ms까지)에 대한 페이드 보호는 초기화 벡터(IV) 및 선택 신호화(SS) 신호뿐만 아니라 동기화 순서의 다중 반복에 의해 양호하게 제공된다.

초기 도팅(dotting) 순서는 단순히 디지털 신호의 번갈아 발생하는 1, 0패턴(예를 들면, 10101010......)이고, 송신기 웨이크 업(wake-up) 시간(예를 들면, 25ms)동안 계속된다. 이 초기 도팅 시간동안 수신기 회로는 비트 동기화를 신속히 획득할 수 있다. 예를 들어, 종래의 강결선 비트 동기화 회로는 이미 설명된 바와 같이 송수신기 인터페이스(32)에서 이용되어, 디지털 신호의 인입 신호 흐름과 자동적으로 비트 동기화되고 그 상태로 유지된다. 당업자라면 논리 0과 논리 1이 2개의 레벨로만 지칭되고 엄격한 전입 극성이나 크기로 지칭되지 않으므로 논리 1과 논리 0이 이러한 논의를 통하여 서로 교체된다는 것이 명백할 것이다.

동기화 순서는 1) 최대 예상 페이드 지속 기간과, 2) 99% 동기화 획득을 보장하는데 요구되는 지속 기간과, 3) 리피터 턴온이 발생하는데 요구되는 통상의 시간과 합과 동일한 시간 지속 기간동안 발생한다. 예시 동기화 순서는 48비트 동기화 집단의 12회 반복을 포함하고, 그 각각의 집단은 16비트 동기화 워드 s(111000100 10와 같은 11비트 바커 코드와, 필(fill)이나 도팅의 5비트), 제 2의 16비트 필드를 구성하기 위해 상보 형태(2회 반복된 리피터 어드레스와 필러(filler)의 합과 같은 다른 내부 데이터로 구성)로 1회 반복된 8비트 " 외부 어드레스(OA)", 그리고 주어진 48비트 집단에서 제 3의 16비트 필드를 완성하기 위해 3회 반복된 5비트 동기수(SN)(제 2의 반복은 상보 형태임)와 1최종 패리티 코드 비트를 포함한다. 주어진 9600보드(baud)에서, 제 11도의 프리앰블에서 동기화 순서중 576비트를 송신하는데 약 60ms((48×12)/9600)가 필요하다.

일단 정확한 동기화 워드 S가 디코딩되면 다음 OA 및 SN 필드는 적절한 프레임 동기화를 보장하기 위해 각 필드내의 전체 벡터(OA 필드에서 2, SN 필드에서 3)가 매치되고 충분히 에러가 없는 수신이 이루어짐으로써 승인된다(후 진입은 OA 필드의 포맷에 의해 프리앰블 진입과 구별된다). 적절한 동기화 수 SN은 3개의 5비트 벡터 필드에 대해 3중 2를 인정함으로써 재구성된다. 동기화 수 데이터 SN은 동기화 순서내에서 현재의 또는 순간적인 위치를 설정하는데 조력할 뿐만 아니라, 조력할 뿐만 아니라, 제 11도에 도시된 바와 같이 동기 순서와 후속 IV 및 SS 신호 순서사이에서 정확한 경계가 식별되도록 보장하는 것을 돕는다.

IV 및 SS 필드는 제 11도의 프리앰블에서 동기화 순서를 수반한다. 이 제 2제어 데이터 순서는 64비트 감시 대역(GB), 64비트 초기화 벡터(IV), 그리고 제 11도에 나타나 있는 1296비트중 전체 IV 및 SS 순서에서 9회 반복된 16비트 선택 신호화 어드레스(SS)를 포함한다. 64비트 보호 대역 GB는 페이트 보호를 제공하며 64비트 IV필트는 종래의 DES에 따라 암호 동기를 이룩하는데 이용된다. 16비트 선택 신호화 필드 SS는 무선 통신 회로망내에서 집단 및 개별의 선택 신호와 능력을 제공한다.

IV 및 SS는 1) 초기화 벡터 IV를 송신하는데 요구된 시간과, 2) 선택적인 신호화 송신 SS 에 필요한 시간과, 3) SS/IV 제어 데이터 필드에 대해 원하는 페이드 보호의 정도와의 합과 동일한 시간 지속시간 동안 존속한다. 예시적인 실시예에서, 약 45ms의 페이드 여유가 1296비트중 IV 및 SS 순서에 제공된다.

선택 신호화 벡터 SS는 동일한 DES 암호키를 이용하여 개별 또는 집단의 선택적인 호출을 위해 이용될 것이다.

따라서, 최량의 선택 신호화 능력은 암호 통신 회로망내에 제공된다. 16비트 SS 필드는 예를 들면, 그내의 개별 어드레스로 사용자 집단을 나타내며, 따라서 동일한 암호키를 갖는 사용자가 그들의 호출을 그들의 특별한 회로망내의 서브 세트나 개별 송수신기에 더 재분할 하는 능력을 지니게 된다.

예를 들어, SS 필드는 동일한 DES 키를 갖는 사용자의 집단내에서 선택적인 신호화를 용이하게 하도록 암호화한다.

보호 대역 GB는 원하는 경우 추가의 메시지나 신호와 능력을 위해 이용되지만, 본 예시적 실시예에서는 단순히 도트 패턴으로 채워진다. 도팅중 64비트는 45ms의 페이트 여유를 제공하도록 선택된다.

DES 초기화 벡터 IV는 종래에는 64비트를 포함하고, 암호열 발생을 개시하기 위하여 종래의 DES 암호화에 의해 이용된 암호식으로 발생된 초기화 벡터이다.

"9중 5" 벡터 보트(vote)가 9회 반복된 IV/SS 데이터 순서를 분석하기 위해 이용된다. 예를 들어, 수신기에서 9순서 GB/IV/SS 데이터 필드 각각은 최소 9중 5벡터에 대해 한 비트씩 보트된다. 보트된 결과는 암호 동기화 및 선택 신호화 처리를 위해 정확한 IV/SS 벡터로서 이용될 때 기억된다.

제 11도의 프리앰블 포맷은 최고 약 3%의 비트 에러율(BER)을 가지는 무선 주파수 통신 채널에서 약 99%의 정확한 송신확률을 제공하도록 선택된다. 이 분석에서, 페이딩은 분리된 처리로 취급되고, 제 11도에 도시된 바와 같은 반복 임계 동기 데이터와 함께 여분의 데이터를 삽입함으로써 처리된다(또는 전체 1이나 또는 전체 0, 임의의 패턴 또는 단순히 도팅된 보호 대역을 이용하므르써 개방상태로 남거나 함). 예를 들어, 제 11도의 포맷은 최고 약 45ms의 페이딩이 무선 주파수 통신 채널상에서 발생한다 할지라도 데이터에 대해 보호하도록 설계된다. 요구된 정보에 대한 정확한 수신의 확률은 개별적인 필드의 확률의 적이다.

따라서, Pch가 정확한 프리앰블 수신 확률이라면,

pch=(Pcs*Pcoa*Pcsn)*Pcss*Pciv.....................................................식(2)

Pcs는 정확한 동기 S 수신 확률이고, Poca는 정확한 OA 수신 확률이며, Pcan은 정확한 동기수 SN 수신 확률이며, Pcss는 정확한 선택 신호와 SS 어드레스 수신 확률이며, Pciv는 정확한 초기화 벡터 IV 수신 확률이다. 3% BER로 가정하고, 제 11도의 포맷을 다음과 같다.

1) 리피터 수신기나 자동차의 수신기의 경우,

Pcs*Pcoa*Pcsn=0.98964.................................................................식(3)

2) 자동차 수신기의 경우(리피터는 IV 및 SS를 필요로 하지 않음)

Pcss*Pciv=0.99978..........................................................................식(4)

3) 리피터의 경우, 정확한 획득의 가능성은 다음과 같다.

Pcra=0.98964..................................................................................식(5)

4) 자동차의 경우, 프리앰블에 대한 정확한 수신의 가능성은 다음과 같다.

Pcma=0.98964*0.99978...................................................................식(6)

Pcma=0.98845..................................................................................식(7)

제 11도의 포맷은 전형적으로 약 250ms의 초기 진입시간. 렌트리(rentry)(일시적인 동기 손실의 경우), 늦은 진입 능력, 한 채널 BER 즉 3% BER에서 헤더의 정확한 검출 확률>99%, 최고 약 50ms 지속기간의 페이드에 대한 보호, 주당 약 1회 이하의 실패율을 제공한다.

DES 알고리즘의 동작에 대한 출력 궤환 모드에서는 64비트 벡터가 매 프레임 주기마다 송신되어야 한다. 이 벡터는 모든 송신에 대해 서로 달라서, 2⁶⁴가지의 가능한 벡터중 하나를 구성하게 된다. 그 벡터는 초기화 벡터 또는 IV로 불린다.

재구성된 SS 및 IV 벡터는 이미 설명된 바와 같이 9개의 이용할 수 있는 벡터 그룹에서 9벡터중에서 최소한 5벡터를 인정한 결과이다. 인입 데이터 흐름에 대해 9중에서 최소한 5벡터를 인정하는 처리는 채널의 효과적인 비트 에러율 (BER)을 개선하는 결과를 갖는다. 주어진 채널 에러율 Pe의 경우, 정확한 IV 및 SS 수신 확률 Pciv*Pcss은 다음과 같이 계산될 수 있다.

......................................................식(8)

Pe=0.03 (3% BER)일 경우, Pciv*Pass는 0.99978 또는 99.98%의 정확한 수신 확률을 산출한다.

정확한 동기 S(11비트 바커 코드) 수신은 유한한 주기에 걸쳐서 11비트의 바커 코드와 5비트의 필을 연속 반복함으로써 보장한다. 이 시간 최약의 (예상) 페이드 지속기간과 동기 패턴을 반복하도록 취해진 시간의 합으로 선택되어, 정확한 수신 확률이 3% BER에서 최소한 99%로 된다.

3% BER에서 27비트가 정확하게 될 확률은 단순히 (1-0.03)²⁷또는 0.439이고, 즉 동기가 이탈될 확률은 (1-0.439) 또는 0.561이다. 따라서, 동기가 한 행에서 회 이탈될 확률은 (0.561)ⁿ이고, 이러한 조건하에서 정확한 동기 확률은 1-(0.561)ⁿ이다. 이러한 것은 예시적인 실시에에서 최소한 0.99로 되도록 요구된다. 상기의 식을 만족시키는 n의 값은 최소한 8이다(예시적인 실시예에서는 12가 이용되고, 따라서 충분한 정도 이상이다). 정확한 동기 S 및 OA의 확률은 0.99902이다

이러한 조건하에서, 정확한 프리앰블 수신 확률, Pch=Pcs*Pcsiv=0.99902*0.99*0.99978=0.9899=∼0.99이다.

연속 데이터 프레임이 제 11도에 도시된 프리앰블 뒤에 수반되고, 각각의 프레임은 112비트 헤더 부분과 해독된 음성 데이타중 2040비트를 포함한다. 헤더는 동기 워드 S, 외부 어드레스 OA, 초기화 벡터 IV 및 선택신호와 어드레스 SS의 1회반복을 포함한다. 인입 암호화 음성 데이터를 디코딩하거나 또는 다른 방식으로 처리하는데 필요한 시간동안 요구된 처리 오버 헤드를 최소로 유지하고 전체 데이터 프레임 길이를 가능한한 낮게(예를 들면, 225ms 정도로) 유지하는 시도에서, 동기 카운트 수 SN 뿐만 아니라 다회의 반복도 제공되지 않는다.

그럼에도 불고하고, 그와 같은 각각의 헤더를 각각의 데이터 프레임에 삽입함으로써 충분한 정보가 규칙적으로 제공되어, 진행중 메시지나 대화에 늦은 진읍을 허용하므로써, 상실 프레임이나 암호 동기화(예를 들면, 전형적인 무선 주파수 통신 채널에서 신호나 다중 송신 상태나 또는 그러한 류의 것의 일시적 상실에 의해 발생하는 바와 같이)를 재형성 하게된다.

따라서 수신기에서의 동기화 유지 제어기능은 진행중인 수신 데이터 프레임 헤더를 모니터 한다. 이는 임계의 암호 초기화 벡터 IV가 사전에 수신된(정확한) IV로부터 예견될 수 있으므로 불량 헤더가 때때로 검출된다 할지라도 어느 정도의 자유로운 회전을 허용할 것이다. 일단 암호 동기화가 완전히 상실되면, 양호한 예시적 실시에에서는 적절한 암호 동기화가 회복되기 전에 2개의 유효하게 수신된 IV(연속데이타 프레임에서)가 검출될 것이 필요하다.

제 11도에 나타나 있는 바와 같이, 메시지(EON) 신호의 끝부분은 메시지 송신(예를 들면, 스위치(20)의 해제시)의 끝부분에서 송신된다. EOM 신호는 예시적 실시예에서 약 50ms 동안 연속되어, 수신된 신호에서 비교적 긴 페이드를 고려하고 EOM이 적절히 디코딩 되는 것을 보장할 것이다.

제 11도의 포맷에서, 동기 워드 S는 다른 필드가 검출되기 전에 프레임 동기 획득을 허용하도록 다른 관련 필드(예를 들면, OA, IV, SS)를 양호하게 처리하여야 한다. 그러나, 잔연의 OA, IV, SS 필드의 정확한 정도는 본질적으로 선택의 문제이다.

당업자들이라면, 제 11도에 나타나 있는 시간 순서에 따라 데이터 열을 조합하고 송신하는데 필요한 마이크로프로세서(14)용 송신 제어 프로그램을 용이하게 만들 수 있을 것이다. 그러나 수신 처리 제어가 다소 더 많이 수반되므로 적절한 컴퓨터 프로그램 서브루틴에 대한 예시적 실시예가 제 1도의 마이크로프로세서 제어 시스템이 제 11도에 나타나 있는 디지털 신호의 시간 순서를 적절히 수신하고 디코딩하도록 하기 위해 제 12도 및 제 14도에 나타내진다.

제 11도의 디지털 신호 포맷에 의해 요구된 수신 제어 기능은 두가지 주요 기능의 컴퓨터 프로그램 서브루틴 즉, 1) 제 12도에 도시된 바와 같은 동기화 획득 서브루틴과, 2) 제 13도에 도시된 바와 같은 동기화 유지 서브루틴으로 분리된다. 제 14도에 도시된 더 낮은 레벨의 후 진입 서브루틴은 제 12도 및 제 13도의 다른 프로그램과 관련하여 이용되어, 진행중 대화에로의 성공적인 후 진입을 허용하게 된다.

비밀 및 클리어 모드 상태와 관계없이 송신기 및 수신기 인터페이스(32)에 11비트 버커 코드 동기화 워드 S가 있을 때, 반복되는 하드웨어 검사가 이루어져서, DES 코드화된 디지털 음성이나 정상적인 아날로그 음성 송신중 어느 하나의 자동 수신을 가능케 한다. 이때, 디코딩된 음성이 나타날 때마다. 제어 마이크로프로세서(14) 그 자체는 스위치(52)를 비밀 수신 모드로 자동적으로 스위칭한다. 이 자동적으로 유도된 비밀 모드에 대한 적절한 시간적인 다른 지시기가 제어 마이크로프로세서에 의해서도 활성화된다(소망한 경우 스위치 S1, S2의 송신 부분은 어떤 반환 송신에 대해서도 용이하게 비밀 모드로 자동적으로 스위칭된다). 상기 하자면 제 1도의 송신 및 수신 인터페이스(32)는 양호하게 강결선되어, 적절한 바커 코드 워드를 자동적으로 승인하게되고, 마이크로프로세서(14)에 적절한 우선 순위 인터럽트 신호를 발생시키는데, 이 마이크로프로세서는 동기 획득 서브루틴의 점(1200)으로 진입하도록 제어부를 급속히 스위칭한다.

다른 예로서, 송신 및 수신 인터페이스(32)는 단순한 다중 비트를 레지스터에 제공할 것이며, 이 레지스터를 통하여 인입 비트열이 통과하고 블록(1202)에서 마이크로프로세서(14)에 의해 주기적으로 샘플링된다. 적절한 바커 코드 워드가 아직 수신되지 않는다면 인입 비트 열은 1204에서 인터페이스 버퍼내의 하나이상의 비트에 의해 진행되고, 1202에서 적절한 바커 코드를 위해 다른 테스트가 이루어질 것이다. 양호한 실시예에서, 1202에서의 테스트는 제어가 진입점(1200)으로 통과되는 조건이 있기 때문에 적절한 바커 코드 동기 워드가 나타나는 것을 항상 간단히 확인해야 한다. 그렇지 않다면 인터페이스(32)는 그 동기 탐색 모드로 배치되고, 마이크로프로세서(14)의 제어는 다른 적절한 동기 워드 S가 검출되었음을 나타내는 인터페이스(32)에 의해 다음 우선 순위 인터럽트가 발생될 때까지 다시 고레벨 프로그램으로 되돌아간다. 이해하는 바와 같이 인터페이스(32)는 또 다시 동기 탐색 모드로 배치될 때까지 어떤 후속 우선순위 인터럽트의 발생을 금지하도록 적절히 결선된다. 그렇지 않을 경우, 우선순위 인터럽트는 인입 S 워드가 발생할 때마다 항상 일어날 것이다. 송신 및 수신 인터페이스(32)에서 종래의 고정된 하드웨어에 의해 비트 동기화가 통상적으로 조정된다는 사실을 상기해야 한다.

정확한 바커 코드 동기화 워드 S가 1202에서 검출되었을 때 제어는 적절한 외부 어드레스 OA를 위해 검사가 행해지는 1206으로 통과한다. 다시 말하면, OA가 해당의 특성 송수신기 위치에 대해 적확한가? 그렇지 않다면 제어는 마이크로프로세서가 1202에서 또다시 검사되는 다음 동기 워드 S를 기다리는 대기 루프블럭(1208)로 통과한다.

두 타당한 동기화 워드 S 및 타당한 외부 어드레스 OA가 블록(1202), (1206)에서 검출되면 방금 수신된 S와 OA가 제 11도의 프리앰블에서 비롯된 것인가 또는 데이터 프레임 헤더에서 비롯된 것인가의 여부를 결정하도록 1210에서 검사되며, 데이터 프레임 헤더에서 비롯된 경우는 진행중인 메시지에 대해 후 진입이 시도되고 있음을 나타낼 것이다.

이미 설명된 바와 같이, OA 필드는 두 8비트 벡터를 포함한다. 프리앰블에서, 제 2의 벡터는 제 1벡터의 논리적인 보상 관계이다. 그러나 데이터 프레임 헤더에서 제 2의 벡터는 제 1의 벡터의 단순한 반복일 뿐이다.

따라서, 방금 수신된 OA 필드에서 제 2벡터가 반전되는가의 여부를 알기 위해 블록(1210)에서 검사가 이루어진다. 만약 그러하다면, 지적한 바와 같이 제 14도의 후 진입 서브루틴으로의 출력이 이루어진다. 그렇지 않다면 프리앰블로부터의 정상적인 동기 획득이 표시되며, 동기화 수 SN이 타당한 수인가의 여부를 결정하도록 검사하는(예를 들어, 3개의 5비트 벡터와 기수 패리티 코드 비트를 서로에 대하여 검사하고, 만약 그렇다면 표시된 동기수가 12이하이거나 12와 같은가?) 블록(1212)으로 통과한다. 동기 수 SN이 타당하지 않다면, 다음의 타당한 바커 코드 동기화 워드 S를 대기하도록 대기 루프(1214)를 경유하여 다시 블록(1202)으로 출력한다.

그러나, 타당한 동기화 수 SN이 1212에서 검출된다면, 제어는 프리앰블내의 데이터 필드 경계가 현재 성립되는 블록(1216)으로 통과된다(예를 들어, 12반복 S/OA/SN 필드중 어느것이 성공적으로 검출되었고 인터페이스 버퍼 레지스터에서 어디에 배치되었는가를 알고 있으므로). 이때 프리앰블중 IV 및 SS 순서에서 9번 반복 GB/IV/SS 필드가 수신되고, IV 및 SS 데이터 필드의 9회 반복 사이에서 보트된다. 예시적 실시예에서, 마이크로프로세서(14)에 의해 후속 이용을 위해 최종의 IV 및 SS 필드값을 결정하도록 한 비트씩을 기본으로 단순한 주요 보트(예를 들면, 9중에서 최소한 5)가 이루어진다.

보트된 SS 필드가 이용할 수 있게 된 후, SS 필드가 이 특정의 송수신기 및 위치에 맞는 것을 보장하기 위해 검사되는 블록(1218)으로 제어가 넘어간다. 그렇지 않다면, 인터페이스(32)에서의 수신 모뎀이 다음의 정확한 바커 코드 워드를 위해 탐색되는 동기 탐색 모드에 다시 배치되는 블록(1220)을 경유하여 출력이 취해진다.

최종적으로, 제 12도의 전체 동기 획득 서브루틴이 성공적으로 완성되면, 수신기 오디오 출력 회로를 구동하도록 수반하는 데이터 프레임을 실제로 코딩하기 시작하도록 블록(1218)으로부터 출력이 이루어진다. 그러나, 예시적 실시예에서의 각각의 데이터 프레임의 제 1부분이 S/ OA/IV/SS 필드를 반복하는 헤더부분이므로, 연속의 데이터 프레임의 진행중 수신 기간동안 마이크로프로세서(14)의 제어가 정상적으로 실재하는 제 13도의 동기화 유지 서브루틴으로 제 12도의 서브루틴으로부터의 출력이 취해진다.

블록(1300)에서 제 13도의 동기 유지 서브루틴으로 진입될 때, 현재 수신된 데이터 프레임 헤더로부터의 IV 및 SS 필드가 버퍼 레지스터로 판독되어 들어가고 방금 수신된 암호 초기화 벡터 VI가 예측된 다음 IV와 비교되는 블록(1302)으로 제어가 통과한다. 당업자에게 자명한 바와 같이 종래의 DES 알고리즘은 이전의 IV를 근거로 다음 IV를 예측하도록 허용한다. 바로 그 제 1데이타 프레임의 경우, 헤더에서의 IV는 이미 수신되고 프리앰블로부터 보트된 IV와 동일해야 한다. 따라서, 제 1데이타 프레임을 조절하기 위하여 초기의 보조관리 동작이 수행되어야 할 것이다.(예를 들어, 예측된 다음 IV가 전문 IV에 대해 보트된 것과 동일하도록 초기에 세트하기 위하여 동기 획득 서브루틴으로 되돌아감).

부가적으로, 블록(1302)은 이러한 검출을 하는 편리한 장소이므로 메시지 문자 EOM의 끝에 대한 검사를 포함할 것이다. 검출되었다면 인터페이스(32)는 동기 탐색 모드로 또다시 배치되며, 마이크로프로세서(14)의 제어는 더 높은 레벨의 프로그램으로 다시 통과한다.

현재 수신된 IV와 예산된 다음 IV의 실제 비교는 제 13도에서 블록(1304)에 나타나 있다. 만약 두 개가 서로 조화하지 않으면, VI손실이 표시되고, 제어는 후 진입 플레그가 사전에 세트되었는가의 여부를 찾도록 검사되는(이후에 논의될 제 14도의 후 진입 서브루틴에 의하여) 블록(1306)으로 통과된다. 후 진입 플래그가 세트되었다면, 예측된 다음 IV를 유도하도록 현재 수신된 IV가 이용되고 제어가 다시 블록(1302)로 통과하는 블록(208)으로 출력된다.

다른 한편, 진입 플래그가 세트되지 않았다면 제어는 블록(1306)에서부터 IV의 손실 카운터가 증가되는 블록(1310)으로 통과된다. 카운터 내용은 그 내용이 소망의 최대치 이하인가 또는 동일한가의 여부를 검사하는 블록(1312)에서 검사된다. 예시적 실시예에서, 최대치는 최고 10의 값으로 세트될 것이다. IV의 손실 카운터가 최대의 허용내용을 초과하지 않았다면, 현재 수신된 암호화 음성 데이터 필드가 종래의 DES 알고리즘을 이용하여 디코딩되는 블록(1314)으로 출력된다. 이 디코딩된 결과는 당업자에게 자명한 것으로 아날로그 수신기 오디오 출력회로를 구동하는 코댁(22)으로 종래의 방식으로 통과되며, 제어는 인입 메시지의 다음 데이터 프레임을 처리하기 위하여 동기 유지 서브루틴의 블록(1302)으로 다시 통과된다.

Ⅳ의 손실 카운터가 블럭(1312)에서 검사도니 바와같ㅌ이 최대 허용치를 초과할 경우, 이것은 동기의 손실을 나타내고, 그 결과 인터페이스(32)는 또다시 그 자체의 동기 탐색 모드로 배치되며, 제어는 블럭(1316)에 의해 나타난 바와같이 고레벨 프로그램으로 다시 통과된다.

정상환경하에서, 블록(1304)에서 검사된 바와 같은 IV 손실이 없을 때, 제어는 후 진입 플레그에 대해 검사되는 블록(1318)으로 통과된다. 후 진입 플래그가 세트되지 않았다면 제어는 또 다시 IV의 손실이 클리어되는 블록(1320)으로 직접적으로 통과되고(사전에 어큐뮬레이트된 몇가지 내용을 구비하는 경우에), 제어는 전술한 바와 같이 암호화 음성 데이터 필드가 디코딩되는 블록(1314)으로 통과된다. 다른 한편, 후 진입 플레그가 블록(1318)에서 검사된 바와 같이 세트될 경우, 후 진입 플래그는 블록(1332)에서 리세트되어, 양호한 후 진입 동기 획득을 표시하게 된다. 정상 메시지 수신 기간동안 마이크로프로세서(14)의 제어는 블록(1302), (1304), (1318), (1320), (1314)를 포함하는 루프를 반복적으로 통과한다.

제 12도의 블록(1310)에서 후 진입 서브루틴으로 출력이 행해지면, 제어는 IV 및 SS 필드가 현재 수신된 데이터 프레임 헤더로부터 디코딩되어 기억되는 제 14도의 블록(1400)으로 통과된다. SS 필드가 이 특정의 송수신기 및 위치에 대해 정확한가를 알기 위하여 1402에서 검사된다. 그렇지 않다면 인터페이스(32)는 또 다시 동기 탐색 모드로 배치되고, 제어는 블록(1404)에 의해 표시된 바와 같이 더 높은 레벨의 프로그램으로 다시 통과된다.

다른 한편, SS 필드가 블록(1402)에서 정확한 것으로 검출되면 후 진입 플래그는 블록(1406)에서 세트되고, 다음 초기화 벡터 IV는 종래의 DES 알고리즘에 따라 블록(1408)에서 상호 영향력있게 예측되며, 대기 루프는 제 13도의 동기 유지 서브루틴의 진입으로 복귀되는 다음 데이터 프레임 시간까지 유지된다.

제 12도 내지 제 14도의 플로우 챠트에 의해 표시된 제어 알고리즘을 요약하면, 초기의 동기 획득은 워드 동기화를 이루기 위해 11비트 바커 코드의 획득을 수반한다. 강결선된 인터페이스(32)는 바커 코드 워드를 검출하고, 우선순위는 제어가 제 12도의 동기 획득 서브루틴으로 전달되는 마이크로프로세서(14)오 전달된다. 리피터 어드레스나 외부 어드레스 필드 OA 및 다른 수반 필드는 후속적으로 획득되어 적절한 버퍼 기억 장치에 일시적으로 보유된다. 버퍼에 보유된 정보는 프리앰블로부터나 또는 규칙적인 데이터 프레임의 헤더로부터 비롯됨을 규정짓는 유일한 특성을 가질 것이다. 예시적인 실시예에서, 이러한 구분은 외부 어드레스 OA 필드에서의 제 2 또는 반복된 벡터가 프리앰블에서 반전되게 하고, 정규의 데이터 필드의 헤더에서 반전되지 않게 함으로써 제공된다. 따라서, 인입 S 및 OA 필드가 프리앰블에서 비롯된 것인가 또는 데이터 프레임의 헤더에서 비롯된 것인가를 판단하기 위한 결과가 블록(1210)에서 행해질 수 있다.

프리앰블동안 동기 획득이 이루어지면(정상적으로 발생하는 바와 같이), 다음에 발생하는 16비트 SN 필드는 제 5비트 필드와 단일 기수 패리티 비트 필드로 집단화되어, 예시적인 실시예에서, 제 2의 5비트 벡터는 반전되지만, 그렇지 않을 경우 정확하게 수신된 경우 3개의 5비트 벡터가 매치 되어야 하고, 5비트 벡터의 값은 12회 반복된 동기화 패킷(즉, S/OA/SN)중 어느것이 성공적으로 수신되었는가를 식별한다. 이러한 것은 정확한 경계가 프리앰블의 576비트 동기순서와 1296비트 IV/SS 순서사이에 형성되도록 허용된다.

일단 이 경계가 성립되면 9방향의 여분의 GB/IV/SS 데이터 열이 적절히 프레임화되고 수신되며 주 보트처리가 실행되어, 최종의 초기에 수신된 IV 및 SS 데이터 필드에 임의의 에러 정정을 제공하게 된다. 에러 정정된 SS 어드레스는 적절한 식별을 위해 검사되며, 만약 정확하다면 에러 정정된 IV는 암호화된 음성 데이터 필드의 DES 암호화를 위해 이용될 것이다.

다른 한편, 메시지의 프리앰블의 수신기간동안 성공적인 동기 획득이 이루어지지 않으면, 후 진입 상황이 표시된다. 이러한 것은 예를 들면 RF 통신 채널에서 긴 페이드 상태로 인해 프리앰블을 모두 누락하거나 또는 충분한 RF 신호를 일시적으로 손실함으로써 수신가가 다소 늦게 동기화 되었기 때문에 발생한다. 이러한 경우에서, 데이터 프레임 헤더의 OA를 따르는 필드는 IV 및 SS 필드이다. SS 필드가 정확히 검사되면 (즉, 메시지가 이 특정의 수신기를 의미함을 나타냄), 후 엔트리 플래그는 세트되고, 데이터 프레임 헤더로 부터의 인입 IV 데이터가 기억된다. 데이터 프레임 헤더로부터 처음으로 수신된 III는 음성 데이터 해독을 위해 즉각 이용되지만 않고, 다음 프레임에 대한 IV를 예측하는 데에만 이용된다. 따라서 다음 데이터 프레임으로부터 수신된 IV를 동기 유지 서브루틴에 진입시키는 다음 프레임동안 대기된다.

후 진입 플래그가 세트되고 현재 수신된 IV가 조화하지 않으면, 현재의 IV오디오 출력을 계속하여 금지하는 동안 다음에 예측된 IV가 동기 유지 서브루틴에서 이용되도록 하기 위한 "시드(seed)"로서만 이용된다. 따라서, 후 진입의 경우에서, 오디오 출력이 발생하도록 허용하기 전에 두 개의 연속적으로 정확히 수신된 IV가 요구된다.

동기유지 기간동안(동기 획득의 어느 형태에 대해) 방금 수신된 인입 IV열은 DES 알고리즘에 따라 초기에 발생된 예측된 새 IV와 비교된다. 후 진입 플래그가 세트되고 양호한 IV비교가 이루어지면 동기 손실 카운터는 클리어되고 정확한 IV는 종래의 DES 알고리즘에 따라서 DES 해독 벡터를 발생하도록 이용될 것이다(예를 들면, 메모리(28)로부터의 DES 키를 이용하여).

일정한 상태동안, 수신기는 암호화된 음성 열을 계속하여 해독한다. 더 나아가, 일정한 상태의 동작 기간동안 예측된 IV가 현재 수신된 IV와 적절히 비교되지 않으면, 동기 상실 카운터는 증가되며, 값이 최대치(예를 들면, 10)를 초과할 때, 수신기는 동기화 상태에서 이탈되는 것으로 추정되고, 수신기로 인입 데이터열과, 재동기화 되게 만든다. 따라서, 예시적인 실시예에서, 일단 일정한 상태의 동작이 이루어졌으면, 수신기는 동기화가 완전히 상실된 것으로 고려되기 전에 약 10데이타 프레임동안(예를 들면 , 약 2.25초) 유휴상태로 될 수 있다.

본 발명에 대한 하나의 예시적 실시예가 상세히 설명되었다 할지라도, 당업자들이라면, 본 발명에 대한 많은 새로운 장점과 특성을 유지하면서 본 예시적 실시예의 세부사항에 대해 많은 수정 및 변형을 하여 본 발명을 실시할 수 있을 것이다.

따라서, 이러한 모든 수정 및 변형은 첨부된 특허청구의 범위내에 포함되도록 의도된다.

Claims (20)

1. 신호성분의 주파수 대역을, 공통 디지털 통신 채널에 걸쳐서 통신하기 위해 후속적으로 결합되는 대응하는 2진 값 디지탈 신호로 분리 인코딩되는 신호 성분의 다수의 주파수 부대역으로 분리시킴으로서 신호성분의 주파수 대역을 갖는 입력 전기신호를 처리하기 위한 수단(24)를 포함하는 암호 디지털 신호 송수신기에 있어서, 제 1소정의 인코딩 알고리즘에 따라 상기 부대역(104, 106, 108)중 최소한 하나에 대한 신호 성분을 인코딩하고, 이와는 다른 제 2소정의 인코딩 알고리즘에 따라 상기 부대역중 최소한 다른 하나에 대한 신호 성분을 인코딩하는 하이브리드 인코딩 수단(104, 106, 108, 110)과, 시간지연을 가져오도록 디지털 메모리 요구조건을 감소시키면서 시간 지연을 제공하기 위해 인코딩된 비트 압축디지탈 포맷에서 상기 디지털 신호를 시간 지연 시키도록 상기 부대역중 최소한 한 대역에서의 동작하는 시간지연 수단(D2, D3, D4)과, 진행중 송신 기간동안 순환적으로 암호 동기화 및 프레임 동기화 신호를 포함하는 상기 공통 통신 채널을 거쳐서 송신되는 디지털 데이터를 포맷화하고 이에 의해 송신된 디지털 데이터의 후 진입 수신이 용이해지게 만드는 제어수단(14)을 포함하는 것을 특징으로 하는 암호 디지털 신호 송수신기.
2. 제 1항에 있어서, 상기 하이브리드 인코딩 수단은 상기 제 1소정의 인코딩 알고리즘에 따라 적응 펄스 코드 변조를 효과적으로 하기 위한 APCM 수단(104, 106, 108)과, 상기 제 2소정의 인코딩 알고리즘에 따라 블록 압축 펄스 변조를 효과적으로 하기 위한 BCPCM 수단(110)을 포함하는 것을 특징으로 하는 암호 디지털 신호 송수신기.
3. 제 1항에 있어서, 디지털화된 입력 신호를, 그내에 서로 다른 각각의 시간지연을 가지며 신호 주파수 성분의 대응 부대역을 표시하는 디지털 신호의 다수의 부대역으로 분리하기 위한 QMF 필터 수단(102)을 추가로 구비하며, 상기 하이브리드 인코딩 코딩 수단은 상기 부대역 각각에 압축된 코드화 디지털 신호를 제공하기 위한 디지털 식으로 압축된 형태로 각각의 부대역에서의 디지털 신호를 분리코딩하며, 상기 시간 지연 수단은 상기 부대역 각각에서 소정의 지점에 실제로 시간 동기 디지털 신호를 제공하기 위하여 소정의 시간 주기 동안 상기 부대역중 최소한 하나에서 상기 시간 압축된 코드화 디지털 신호를 시간 지연시키며, 상기 실제로 시간 동기 디지털 신호를 코드화 압축 디지털 신호의 클럭열에 결합하기 위한 멀티플렉스 수단(112)을 추가로 포함하는 것을 특징으로 하는 암호 디지털 신호 송수신기.
4. 제 1항에 있어서, 일련의 디지털 신호를 송수신 하기 위한 송신 및 수신 수단(10, 12)을 추가로 포함하며, 상기 제어수단은 상기 송신 및 수신 수단에 연결되고, 다음의 기능 즉, 1) 프레임 동기화, 어드레스 지정 및 암호 동기화 신호가 추출되는 초기의 프리앰블 부분에 대해 상기 수신된 디지털 신호가 주사되는초기 동기화 획득고, 2) 상기 프리앰블 부분을 잇는 데이타 프레임에 대해 상기 수신된 디지탈 신호가 주사되고,그 데이타 프레임으로부터 최소한 상기 프레임 동기화 및 상호 암기 동기화 산호가 반복적으로 추출되어, 다수의 그와 같은 데이터 프레임을 포함하는 암호화 메시지의 해독을 통하여 그러한 동기화를 유지할 수 있게 되는 진행중 동기화 유지와, 3) 프레임 동기화와 암호 동기화가 상기 프리앰블로부터 상실되거나획득되지 않는 경우, 상기 데이타 프레임이 스캔되며, 상기 동기화로부터 어드레스지정 및 암호화 동기 신호가 추출되더라도 적절히 어드레스 지정된 암호화 메시지 데이터 열의 잔여부분이 성공적으로 디코딩되도록 제어가 상기 진행중 동기화 유지형태로 되돌아 전해지는 후진입을 실행하도록 프로그램된 디지털 데이터 마이크로프로세서 시스템을 포함하는 것을 특징으로 하는 암호 디지털 신호 송수신기.
5. 통신 채널을 통하여 디지털화되고 암호 방식으로 암호화된 데이터 신호를 전송하고 수신하기 위한 송수신기에 있어서, 상기 송수신기는 일련의 수신된 디지털 신호를 제공하기 위한 수신 수단(12)과, 일련의 발생된 디지털 신호를 송신하기 위한 송신수단(10)과, 상기 수신된 디지털 신호를 오디오 출력으로 처리하고, 오디오 신호 입력으로부터 상기 발생된 디지털 신호를 생성하기 위하여 상기 송신 수단과 상기 수신 수단에 접속된 디지털 신호 처리 및 제어수단(22, 24)을 구비하는데, 상기 디지털 신호 처리 및 제어 수단은 디지털 신호를 다수의 부대역으로 분할하고, 최소한 하나의 다른 부대역에서 이용된 인코딩 및 디코딩 알고리즘보다도 최소한 하나의 부대역에서 서로 다른 인코딩 및 알고리즘을 이용함으로써 상기 디지털 신호의 하이브리드 부대역 인코딩 및 디코딩을 효과적으로 하며, 상기 수신된 디지털 신호, 상기 발생된 디지털 신호는 1) 타이밍 동기화 신호 및 암호 동기와 신호를 포함하는 초기 프리앰블 부분과, 2) 삽입된 타이밍 동기화 신호 및 삽입된 암호 동기화 신호를 가지는 암호화 데이터에 대한 일련의 후속 프레임을 포함하도록 포맷화되며, 상기 디지털 신호 처리 수단은 상기 수신된 디지털 신호내에서 상기 삽입된 동기화 신호를 자동적으로 검출하고 모니터하도록 적용되어, 정확한 타이밍 및 암호 동기화 데이터를 유지하고, 주어진 수신메시지의 진행동안 정확한 동기화 데이터의 뒤늦은 신호 수신이나 일시적 상실의 경우에 상기 프리앰블 부분의 발생후라도 정확한 타이밍 및 암호 동기화를 이루게 되는 것을 특징으로 하는 송수신기.
6. 제 5항에 있어서, 상기 디지털 신호 처리 및 제어수단은 상기 초기의 프리앰블 부분에서 수신하고 암호화 데이터의 상기 프레임에 삽입되는 소망의 메시지 수신자를 식별하는 어드레스 지정신호를 포함하는 디지털 신호를 처리하고, 상기 디지털 신호처리 수단은 상기 삽입된 어드레스 신호를 자동적으로 검출하고 모니터하도록 적용되어, 주어진 수신 메시지의 진행동안 정확한 어드레스 데이터의 뒤늦은 신호 수신 또는 일시적 상실의 경우에 상기 프리앰블 부분의 발생후라도 메시지에 대해 정확히 어드레스 지정된 수신을 가능케 하는 것을 특징으로 하는 송수신기.
7. 대응하는 2진값 디지털 신호를 분리 인코딩되고, 이 디지털 신호가 공통 디지털 통신 채널에 걸쳐서 송신하도록 후속적으로 결합되는 신호 성분을 다수의 주파수 부대역으로 분리함으로써 신호 성분의 주파수 대역을 갖는 입력 전기 신호를 처리하기 위한 부대역 신호 처리 방법에 있어서, 1) 제 1소정의 인코딩 알고리즘에 따라 상기 부대역중 최소한 하나의 신호 성분을 인코딩하고, 이와 다른 제 2소정의 인코딩 알고리즘에 따라 상기 부대역중 최소한 다른 하나의 신호 성분을 인코딩하는 단계, 2) 시간 지연을 가져오도록 디지털 메모리의 요구조건을 감소시키면서 시간 지연을 제공하기 위하여, 최소한 하나의 상기 부대역에서 비트 압축된 인코드 디지털 포맷으로 상기 디지털 신호를 시간 지연시키는 단계, 3) 프레임 동기화, 어드레스 지정 및 암호 동기화 신호가 추출되는 초기 프리앰블 부분에 대해 수신된 신호를 주사하는 단계, 4) 프리앰블 부분을 잇는 데이터 프레임에 대해 상기 수신된 디지털 신호를 주사하고, 그 데이터 프레임으로부터 최소한 상기 프레임 동기화 및 상기 암호 동기화 신호가 반복적으로 추출되어 복수의 그러한 데이터 프레임을 포함하는 암호화 메시지의 디코딩을 통하여 그러한 동기화 상태를 유지하도록 허용하는 단계. 5)프레임 동기화 및 암호 동기화가 상실되거나 상기 프리앰블로부터 획득되지 않는 경우에, 동기화, 어드레스 지정 및 암호지정 동기화 신호가 추출되고, 적절히 어드레스 지정된 암호화 음성 메시지 데이터 열의 잔여부분이 성공적으로 디코딩 되도록 제어가 다시 상기 진행중 동기 유기 기능으로 넘어가는 상기 데이터 프레임을 주사하는 단계를 포함하는 것을 특징으로 하는 부대역 신호 처리 방법.
8. 제 7항에 있어서, 상기 디지털 신호는 완전한 메시지에 대하여 실제로 다음의 시간 순서, 1) ① 교번 1, 0 데이터 패턴과, ②(i) 다중비트 바커 코드를 포함하는 16비트 동가화 워드, (ii) 완성된 형태로 최소한 1회 반복되는 다중 비트 어드레스를 포함하는 16비트 외부 어드레스 워드, (iii) 최소한 1회 반복된 다중 비트수 코드(12회 반복중 어느것이 수반되는가를 식별)를 포함하고 패리티 코드중 최소한 1비트를 포함하는 16비트 동기수 코드 ③(i) 64비트 보호 대역, (ii) 64비트 암호 초기화 벡터, (iii) 의도된 메시지 수신자를 식별하는 16비트 선택 신호화 코드의 9회 반복된 세트를 구비하는 프리앰블 부분과, 2) (i) 다중 비트 바커 코드를 포함하는 16비트 동기화 워드, (ii) 최소한 1회 반복된 다중 비트 어드레스를 포함하는 16비트 외부 어드레스 워드, (iii) 의도된 메시지 수신자를 식별하는 16비트 선택 신호화 코드, (iv) 16비트 암호 초기화 벡터, (v) 후 진입 상태의 검출을 허용하도록 프리앰블에서의 각각의 대응하는 필드와 구성되는 헤더 부분에서의 비트 필드중 최소한 하나를 구비하는 112비트 헤더 부분과, ② 암호 식으로 코딩된 디지털 데이터의 2040 비트열을 포함하는 연속 데이터 프레임과, 3) 주어진 메시지의 끝을 나타내는 메시지끝 워드의 순서로 발생하는 것을 특징으로 하는 부대역 신호 처리 방법.
9. 제 7항에 있어서, 적응 펄스 코드 변조는 상기 제 1소정의 인코딩 알고리즘으로써 이용되고, 블록 압축 펄스 변조는 상기 제 2소정의 인코딩 알고리즘으로서 이용되는 것을 특징으로 하는 부대역 신호 처리 방법.
10. 통신 채널을 통하여 디지털화 되고 암호화된 데이터 신호를 송수신 하는 방법에 있어서, 1) 부대역중 최소한 다른 한 부대역에서 이용된 인코딩 및 디코딩 알고리즘과는 다른 최소한 한 채널에서 인코딩 및 디코딩 알고리즘을 이용하여 부대역 신호가 디지털식으로 대역 압축되는 다수의 주파수 부대역으로 상기 디지털 신호를 하이브리드 부대역 인코딩하는 단계, 2) 수신된 하이브리드 부대역 인코딩된 디지털 신호를 오디오 출력으로 되도록 처리하고 논리적 입력 오디오 신호로부터 디지털 신호를 발생시키는 단계를 포함하는데, 여기서 상기 수신 디지털 신호 및 발생된 디지털 신호가 ① 타이밍 동기화 기호 및 암호 동기화 신호를 포함하는 초기 프리앰블 부분, ② 삽입된 타이밍 동기화 신호 및 삽입된 암호 동기화 신호를 가지는 암호화 된 데이터의 프레임 후속 순서, ③ 정확한 타이밍과 암호 동기화 데이터를 유지하고, 주어진 수신 메시지의 진행동안 뒤늦은 신호 수신이나 또는 정확한 동기화 데이터의 일시적 손실의 경우에 상기 프리앰블 부분의 발생후에도 정확한 타이밍과 암호 동기화를 이루기 위하여 상기 수신된 디지털 신호내에서 상기 삽입된 동기화 신호를 자동 검출 및 모니터링을 포함하도록 포맷화되는 것을 특징으로 하는 디지털화 및 암호화 신호 송수신 방법.
11. 제 10항에 있어서, 상기 디지털 신호는 상기 초기 프리앰블 부분에서 수신하고, 암호화된 데이터의 상기 프레임에 삽입된 소망의 메시지 수신지를 식별하며, 주어진 수신 메시지의 진행동안 뒤늦은 신호 수신이나 정확한 어드레스 데이터의 일시적 손실의 경우에 상기 프리앰블 부분의 발생후에도 메지시의 뒤늦은 정확히 어드레스 지정된 수신을 가능하게 하도록 상기 삽입된 어드레스 신호를 자동 검출하고, 모니터하는 어드레스 지정 신호를 포함하는 것을 특징으로 하는 디지털화 및 암호화 신호 송수신 방법.
12. 제 10항에 있어서, 시간 지연을 가져오도록 디지털 메모리 요구 조건을 감소시키기 위해 상기 부대역중 최소한 하나에서 상기 디지털식 대역 압축 신호를 시간 지연시키는 단계를 포함하는 것을 특징으로 하는 디지털화 및 암호화 신호 송수신 방법.
13. 통신 채널을 통하여 디지털 제어 및 암호식으로 인코딩된 디지털 데이터 신호를 송수신 하기 위한 송수신기에 있어서, 연속의 디지털 신호를 송,수신하기 위한 송신기 및 수신기 수단(10, 12)과, 상기 송신기 및 수신기 수단에 연결되고 다음의 기능, 1) 프레임 동기화, 어드레스 지정 및 암호 동기화 신호가 추출되는 초기 프리앰블 부분에 대해 상기 수신된 디지털 신호가 주사되는 초기 동기화 획득과, 2) 상기 프리앰블 부분을 있는 데이터 프레임에 대해 상기 수신된 디지털 신호가 주사되고, 그 데이터 프레임으로부터 최소한 상기 프레임 동기화 및 상기 암호 동기화 신호가 반복적으로 추출되어, 다수의 그러한 데이터 프레임을 포함하는 암호화된 메시지의 디코딩을 통하여 그러한 동기화를 유지할 수 있게 되는 진행중 동기화 유지와, 3) 프레임 동기화 및 암호 동기화가 상실되거나 또는 프리앰블에서 획득되지 않는 경우, 어드레스 지정 및 암호 동기화 신호가 추출되며, 적절히 어드레스 지정 암호화된 메시지 데이터 열의 잔여 부분이 성공적으로 디코딩되도록 제어가 상기 진행중 동기화 유기 기능으로 넘어가는 후진입을 실행하는 프로그램된 디지털 데이터 마이크로프로세서 시스템을 포함하는 제어수단(14)을 구비하는 것을 특징으로 하는 송수신기.
14. 통신 채널을 통하여 디지털화 되고 암호화된 데이터 신호를 송수신하기 위한 송수신기에 있어서, 수신된 일련의 디지털 신호를 제공하기 위한 수신기 수단(12)과, 일련의 발생된 디지털 신호를 송신하기 위한 송신기 수단(10)과, 상기 수신된 디지털 신호를 오디오 출력으로 되도록 처리하고, 오디오 신호 입력으로부터 상기 디지털 신호를 발생하기 위해 상기 수신기 수단과 상기 송신기 수단에 연결되되, 여기서 상기 수신된 디지털 신호와 상기 발생된 디지털 신호가, 1) 타이밍 동기화 신호와 암호 동기화 신호를 포함하는 초기 프리앰블 부분과, 2) 삽입된 타이밍 동기화 암호화 삽입된 암호 동기화 신호를 가지는 암호화된 데이터의 일련의 후속 프레임을 포함하도록 포맷화되게 한 디지털 신호 처리 수단(14)을 구비하는데, 상기 디지털 신호 처리 수단은 정확한 타이밍 및 암호 동기화 데이터를 유지하고, 주어진 수신 메시지의 진행동안 뒤늦은 신호 수신이나 또는 정확한 동기화 데이터의 일시적 상실의 경우에 상기 전문 부분의 발생후에 정확한 타이밍 및 암호 동기화를 이룩할 수 있게 되도록 하기 위하여 상기 수신된 디지털 신호내에서 상기 삽입된 동기화 신호를 자동적으로 검출하고 모니터 하도록 적용되는 것을 특징으로 하는 송수신기.
15. 제 14항에 있어서, 상기 디지털 신호 처리 수단은 상기 초기 전문 부분에서 수신하고 암호화된 데이터의 상기 프레임에 삽입된 소망의 메시지를 식별하는 어드레스 지정 신호를 포함하는 디지털 신호를 처리하고, 상기 디지털 신호 처리 수단은 주어진 수신 메시지의 진행동안 뒤늦은 신호 수신이나 정확한 어드레스 데이터의 일시적 상실의 경우 상기 프리앰블 부분의 발생후에 메시지를 뒤늦게 정확히 어드레스 지정하여 수신할 수 있게 하도록 상기 삽입된 어드레스 신호를 자동적으로 검출하고 모니터하는 것을 특징으로 하는 송수신기.
16. 디지털화되고 암호식으로 인코딩된 신호를 처리하기 위한 무선 통신 시스템에서 그러한 디지털 신호를 포맷화 하는 방법에 있어서, 상기의 방법은 시간 순서로 식별된 디지털 신호, 1) ① 교번하는 1, 0 데이터 패턴과, ② (i) 비트 바커 코드를 포함하는 16비트 동기화 워드, (ii) 완전한 형태로 1회 반복된 8비트 어드레스를 포함하는 16비트 외부 어드레스 워드, (iii) 제 2의 반복이 완전한 형태인 상태에서 3회 반복된 5비트수 코드(12회 반복중 어느 것이 수반되는가를 식별)를 포함하고 기수 패리티 코드의 1비트도 포함하는 16비트 동기수 코드의 12회 반복된 세트와, 12회 반복된 세트와, 3 (i) 비트 보호 대역, (ii) 비트 암호초기화 벡터, (iii) 의도된 메시지 수신지를 식별하는 비트 선택 신호화 코드를 구비하는 프리앰블 부분과, 2) ①(i) 11비트 바커 코드를 포함하는 16비트 동기화 워드, (ii) 1회 반복된 8비트 어드레스를 포함하는 16비트 외부 어드레스 워드, (iii) 의도된 메시지 수신지를 식별하는 16비트 선택 신호화 코드, (iv) 64비트 암호 초기화 벡터를 구비하는 112비트 헤더 부분과, ② 암호식으로 인코딩된 디지털 데이터의 2040 비트열을 각각 포함하는 연속데이타 프레임과, 3) 주어진 메시지의 끝을 의미하는 메시지 끝 워드를 처리하는 단계를 포함하는 것을 특징으로 하는 디지털 신호 포맷팅 방법.
17. 통신 채널을 거쳐서 제어 및 암호식으로 인코딩된 데이터 디지털 신호를 송수신하기 위한 방법에 있어서, 1) 프레임 동기화, 어드레스 지정 및 암호 동기화 신호가 추출되는 초기 프리앰블 부분에 대한 수신된 신호를 주사하는 단계, 2) 상기 프리앰블 부분을 잊는 데이터 프레임에 대해 상기 수신된 디지털 신호를 주사하고, 그 데이터 프레임으로부터 최소한 상기 프레임 동기화 및 상기 암호 동기화 신호가 반복적으로 추출되어, 다수의 그와 같은 데이터 프레임을 포함하는 암호화 메시지의 디코딩을 통하여 그와 같은 동기화를 유지하는 것을 허용하는 단계, 3) 프레임 동기화 및 암호 동기화가 상실되거나 또는 상기 프리앰블로부터 획득되지 않은 경우, 적절하게 어드레스 지정되고 암호화된 음성 메시지 데이터 열의 잔여부분이 성공적으로 디코딩 되도록 동기화, 어드레스 지정 및 암호 동기화 신호가 추출되고 제어가 다시 상기 진행중 동기화 유지 기능으로 되돌아가는 상기 데이터 프레임을 주사하는 단계를 포함하는 것을 특징으로 하는 제어 및 암호식으로 인코딩된 데이터 디지털 신호 송수신 방법.
18. 제 17항에 있어서, 상기 디지털 신호는 완전한 메시지에 대해 다음의 시간 순서, 1) ① 교번 1.0 데이터 패턴과, ② (i) 다중 비트 바커 코드를 포함하는 16비트 동기화 워드, (ii) 완전한 형태로 1회 반복된 다중 비트 어드레스를 포함하는 16비트 외부 어드레스 워드, (iii) 최소 1회 반복된 다중 비트수 코드(12회 반복중 어느 것이 수반되는가를 식별함)를 포함하고 패리티 비트중 1비트를 포함하는 16비트 외부 어드레스 워드의 12회 반복된 세트와, ③ (i) 64비트 보호 대역, (ii) 64비트 암호 초기화 벡터, (iii) 의도된 메시지 수신지를 식별하는 16비트 선택 신호화 코드의 9회 반복된 세트와, 2) ①(i) 다중 비트 바커 코드를 포함하는 16비트 동기화 워드, (ii) 최소한 1회 반복된 다중 비트 어드레스를 포함하는 16비트 외부 어드레스 워드, (iii) 의도된 메시지 수신자를 식별하는 16비트 선택 신호화 코드, (iv) 64비트 암호 초기화 벡터, (v) 후 진입 상태의 검출을 허용하도록 프리앰블에서 각각 대응하는 필드로부터 구별할 수 있는 헤더 부분에서의 비트 필드중 최소한 한 필드를 갖는 112비트 헤더 부분과, ② 암호식 인코딩된 디지털 데이터의 2040 비트열을 각각 포함하는 여속 데이터 프레임과, 3) 주어진 메시지의 종료를 의미하는 메시지 종류 워드, 로 발생하는 것을 특징으로 하는 제어 및 암호식으로 인코딩된 데이터 디지털 신호 송수신 방법.
19. 통신 채널을 통하여 디지털화되고 암호화된 데이터 신호를 송수신 하는 방법에 있어서, 수신된 디지털 신호를 오디오 출력으로 처리하고, 논리적 입력 오디오 신호로부터 디지털 신호를 발생하는 단계를 포함하는데, 여기서 상기 수신된 디지털 신호와 상기 발생된 디지털 신호는 1) 타이밍 동기화 신호와 암호 동기화 신호를 포함하는 초기 프리앰블 부분과, 2) 삽입된 타이밍 동기화 신호와 삽입된 암호 동기화 신호를 포함하는 암호화된 데이터의 프레임에 대한 후속 순서를 포함하도록 포맷화 되며, 주어진 수신 메시지의 진행동안 정확한 타이밍 및 암호 동기화를 유지하고, 정확한 동기화 데이터의 뒤늦은 시호 수신이나 일시적 상실의 경우에 상기 프리앰블 부분의 발생후에 정확한 타이밍과 암호 동기화를 이룩하도록 상기 수신된 디지털 신호내에서 상기 삽입된 동기화 신호를 자동적으로 검출하고 모니터하는 단계를 포함하는 것을 특징으로 하는 디지털화 및 암호화 데이터 신호 송수신 방법.
20. 제 19항에 있어서, 상기 디지털 신호는 상기 처리 프리앰블 부분에 모두 수신되고 암호화 데이터의 상기 프레임에 삽입된 소망의 메시지를 식별하고, 주어진 수신 메시지의 진행동안 정확한 어드레스 데이터의 뒤늦은 신호 수신이나 일시적 손실의 경우에 상기 프리앰블 부분의 발생후에도 메시지의 뒤늦은 정확히 어드레스 지정된 수신을 가능하게 하도록 상기 삽입된 어드레스 신호를 자동으로 검출하고 모니터하는 어드레스 지정 신호를 포함하는 것을 특징으로 하는 디지털화 및 암호화 데이터 신호 송수신 방법.

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